JPH04134693A - Semiconductor storage circuit - Google Patents
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- JPH04134693A JPH04134693A JP2254453A JP25445390A JPH04134693A JP H04134693 A JPH04134693 A JP H04134693A JP 2254453 A JP2254453 A JP 2254453A JP 25445390 A JP25445390 A JP 25445390A JP H04134693 A JPH04134693 A JP H04134693A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶回路に関し、特にデータ入出力線を
所定のタイミングでプリチャージし、データを入出力す
る構成の半導体記憶回路に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor memory circuit, and particularly relates to a semiconductor memory circuit configured to precharge data input/output lines at a predetermined timing and input/output data. .
従来のこの種の半導体記憶回路の一例として、ｌトラン
ジスタ１容ｉ型の半導体記憶回路を第５図に示す。As an example of a conventional semiconductor memory circuit of this type, an I-type semiconductor memory circuit with one transistor and one capacity is shown in FIG.
この回路は、マ） ＋Ｊクス状に配列された複数のメモ
リセルＭＣ１１〜ＭＣＭＮを備えたメモリセルアレイｌ
と、対応するメモリセル（Ｍ Ｃ工ｔ −Ｍ ＣＭＮ）
空 −
から読出しデータ及び対応するメモリセル（ＭＣｔｌ〜
ＭＣ■、Ｎ）への嘗込みデータの伝達をそれぞれ行う互
いに対をなす複数の′ｇ、１及び第２のビット磯選択状
態とする複数のワード＠ＷＬｌ−ＷＬＮと、活性化信号
ＳＥＰ 、ＳＥＮに従って活性化し各第１及び第２のビ
ット線ＢＬ１１．ＢＬ□２〜ＢＬＭ１゜Ｂ ＬＭｚ間の
差電位をそれぞれ増幅するセンス増幅器ＳＡ、〜ＳＡＭ
と、各第１及び第２のビット線ＢＬ、、 、 ＢＬ１□
〜Ｂ ＬＭＩ 、 Ｂ ＬＭ２からのデータを出力回路
４を介して出力し、出力回路４を介して入力された外部
からの書込みデータを各第１及び第２のビット線ＢＬ１
□、ＢＬ１□〜Ｂ ＬＭｌ、 Ｂ ＬＭ２へ供給するた
めの第１及び第２のデータ入出力線工ＯＬｌ、ｌ０Ｌ２
と、列スイッチ選択信号ＹＳＷｌ〜ｙ ｓ ｗＭに従っ
て第１及び第２のピッ）線ＢＬＩＩ。This circuit includes a memory cell array l comprising a plurality of memory cells MC11 to MCMN arranged in a square shape.
and the corresponding memory cell (MC t - M CMN)
Empty - Read data from and corresponding memory cells (MCtl~
A plurality of words @WLl-WLN that set a plurality of paired 'g, 1 and second bits to a selected state, respectively, transmit data to the MCs (MC), N), and activation signals SEP, SEN. The respective first and second bit lines BL11. Sense amplifiers SA, ~SAM that amplify the difference potential between BL□2~BLM1゜B LMz, respectively
and each of the first and second bit lines BL, , , BL1□
~B LMI , data from B LM2 is outputted via the output circuit 4, and external write data inputted via the output circuit 4 is sent to each of the first and second bit lines BL1.
□, BL1□ to B LMl, B LM2 first and second data input/output linework OLl, l0L2
and the first and second pin lines BLII according to the column switch selection signals YSWl to yswM.
に接続する列スイッチ回路２と、プリチャージ制御信号
ＰＤＬに従って第１及び第２のデータ入出力線ｌ０Ｌ１
．ＩＯＬ、を電源電位ＶＣＣにプリチャージするプリチ
ャージ回路３人とを有する構成となっていた。and the column switch circuit 2 connected to the first and second data input/output lines l0L1 according to the precharge control signal PDL.
．． The configuration includes three precharge circuits that precharge the IOL to the power supply potential VCC.
次に、この回路の動作について説明する。Next, the operation of this circuit will be explained.
第６図はこの回路の動作を説明するための各部信号の波
形図である。FIG. 6 is a waveform diagram of various signals for explaining the operation of this circuit.
プリチャージ制御信号ＰＤＬが高レベルのリセットサイ
クル中に、各ビット線ＢＬ、、、ＢＬ□２〜Ｂ ＬＭＩ
、 Ｂ ＬＭ２は例えば電源電位■ｃｃと接地電位Ｖ
ｓｓ （ＯＶ ）との中間電位Ｖｃｃ ／ ２にプリチ
ャージされている。During the reset cycle when the precharge control signal PDL is at a high level, each bit line BL, ..., BL□2 to BLMI
, B LM2 is, for example, the power supply potential ■cc and the ground potential V
It is precharged to an intermediate potential of Vcc/2 with ss (OV).
アクティブサイクルになるとプリチャージ制御信号ＰＤ
Ｌが低レベルになると共に、アドレス信号によりワード
線ＷＬｌ、ＷＬＮの中から１本のワード線例えばＷＬ（
Ｋ＋１）が選択されて高レベルに上昇する。At the active cycle, the precharge control signal PD
When L becomes low level, one of the word lines WLl and WLN is selected by the address signal, for example, WL (
K+1) is selected and elevated to a high level.
ワード線ＷＬ（Ｋ＋１）接続されたメモリセルＭＣｔ（
ｘ＋ｘ）〜ＭＣＭ（Ｋ＋１）のそれぞれのトランジスタ
がオンするため・各メモリセルＭ Ｃ１（Ｋ＋１）〜Ｍ
ＣＭＣＫ＋ ｓ ）と対応する第１のビット線ＢＬ１
工〜ＢＬＭｌとの間で電荷のやりとりが行なわれ、各ビ
ット線ＢＬＢ〜Ｂ ＬＭｌの電位が微少に変化する。こ
のとき第２のビン）ＷＢＬｔｚ〜ＢＬＭ２は依然として
中間電位Ｖｃｃ／２のままである。Memory cell MCt() connected to word line WL(K+1)
Since each transistor of x+x) to MCM(K+1) is turned on, each memory cell M C1(K+1) to M
CMCK+s) and the corresponding first bit line BL1
Charges are exchanged between bit lines BLB to BLMl, and the potential of each bit line BLB to BLMl changes slightly. At this time, the second bin) WBLtz to BLM2 still remains at the intermediate potential Vcc/2.
次に、活性化言号ＳＥＰ 、ＳＥＮがそユぞれ降下、上
昇して対をなすとッ）ｌｉＢＬｚｔ、 ＢＬ１２〜Ｂ”
Ｍｌ ＋ Ｂ”Ｍ２間の微少差信号がセンス増幅６８人
１〜ＳλＭによって増幅される。例えば対をなすビット
線Ｂ Ｌｉｔ 、 Ｂ ＬｔｚのうちＢ Ｌｌｌは電源
電位ＶＣＣに上昇し、Ｂ Ｌ、２は接地電位ＶＳＳ （
［） Ｖ ）に降下する。Next, the activation words SEP and SEN fall and rise, respectively, forming a pair)liBLzt, BL12~B"
The minute difference signal between Ml + B''M2 is amplified by the sense amplifiers 68 1 to SλM. For example, of the paired bit lines B Lit and B Ltz, B Lll rises to the power supply potential VCC, and B L,2 is the ground potential VSS (
[) V ).
その後外部より与えられた列アドレス信号により、ビッ
ト線ＢＬ１１．ＢＬ１□〜ＢＬＭ□、ＢＬＭ２のうちの
１対を選択する列選択信号のうちの１つ例えばＹＳＷｌ
が上昇すると、列スイッチ回路２によりビット線Ｂ Ｌ
ｌｌ、 Ｂ Ｌ１２上のデータがデータ入出力線ｌ０Ｌ
ｌ、ｌ０Ｌ２へ転送される。Thereafter, bit lines BL11. One of the column selection signals that selects one pair of BL1□ to BLM□, BLM2, for example, YSWl
When the bit line B L rises, the column switch circuit 2 causes the bit line B L
ll, B The data on L12 is the data input/output line l0L
1, transferred to 10L2.
データ入出力線Ｉ ＯＬ １． Ｉ ＯＬｘ Ｆ：リ
セットサイクル中に電源電位ＶＣＣにプリチャージ、バ
ランスされ、データ入出力時のアクティブサイクル中に
も電源電圧ＶＣＣにＰＭＯ８型のトランジスタＱ８．Ｑ
９を介してチャージされている。Data input/output line IOL 1. I OLx F: PMO8 type transistor Q8. is precharged and balanced to the power supply potential VCC during the reset cycle, and is also connected to the power supply voltage VCC during the active cycle during data input/output. Q
It is charged via 9.
例えば、前述のようにビット線ＢＬ１□、ＢＬ□２のう
ちＢＬｌｌが高レベルにＢＬＨが低レベルに増幅されて
おり、列選択信号ＹＳＵ１が上昇したとすると、データ
入出力線ｌ０Ｌ１．ｌ０Ｌ２のうちｌ０Ｌｌは電源電位
Ｖｃ、ｃに充電される。For example, if BLll of the bit lines BL1□ and BL□2 is amplified to a high level and BLH is amplified to a low level as described above, and the column selection signal YSU1 rises, data input/output lines l0L1. Of l0L2, l0Ll is charged to the power supply potential Vc, c.
一方、データ入出力線ｌ０Ｌ２は、これを電源がゲート
に入力されているＮ Ｍ ＯＳ型のトランジスタＱ１２
のオン抵抗、センス増幅器ＳＡｌのうちビット線ＢＬ１
２とドレインを接続するＮＭＯ８型のトランジスタのオ
ン抵抗、及び活性化信号ＳＥＮがゲートに入力されてい
るＮＭＯ８型のトランジスタＱＮのオン抵抗の比で決定
される低レベルに充放電される。On the other hand, the data input/output line l0L2 is connected to an NMOS type transistor Q12 to which the power supply is input to the gate.
On-resistance of bit line BL1 of sense amplifier SAl
It is charged and discharged to a low level determined by the ratio of the on-resistance of the NMO8-type transistor QN whose gate is input to the activation signal SEN and the on-resistance of the NMO8-type transistor QN whose gate is inputted to the activation signal SEN.
結果的に、センス増幅器ＳＡｌで増幅されたビ、ト線Ｂ
Ｌ１１の高レベルのデータ、及びビット線ＢＬ、２の低
レベルデータは、データ入出力線ｌ０Ｌ１に電源電位ｖ
ｃｃＯ高レベルに、またデータ入出力線ｌ０Ｌ２に各ト
ランジスタのオン抵抗の比で決定される低レベルとして
伝達される。As a result, the B and T lines B amplified by the sense amplifier SAl
High level data on L11 and low level data on bit lines BL, 2 are connected to data input/output line l0L1 at power supply potential v.
It is transmitted to the data input/output line l0L2 as a low level determined by the on-resistance ratio of each transistor.
データ入出力＠ｌ０Ｌ１．ｌ０Ｌ２に伝達されたデータ
は、入出力回路４に供給ちれる。入出力回＠４はデータ
入出力線ＩＯＬ、、ＩＯＬ、のデータの電位差を感知し
この電位差と対応してデータのレベルをＶＣＣもしくは
ＶＯ３まで増幅して出力信号ＤＴｏとして外部へ出力す
る。Data input/output @l0L1. The data transmitted to l0L2 is supplied to the input/output circuit 4. The input/output circuit @4 senses the data potential difference between the data input/output lines IOL, , IOL, amplifies the data level to VCC or VO3 in response to this potential difference, and outputs the amplified data to the outside as an output signal DTo.
上述した従来の半導体記憶回路は、データ入出力線ｌ０
Ｌ１．ｌ０Ｌ２が、リセットサイクル中に電源電位ＶＣ
Ｃにプリチャージされ、かつデータ入出力時のアクティ
ブサイクル中にもトランジスタＱ８．Ｑ９により電源電
位ＶＣＣと接続ちれた構成となっているので、データ入
出力時、低レベル側のデータ入出力線（例えばｌ０Ｌｚ
）のレベルが低レベルに達するまでに時間がかかり動作
速度が遅くなるという欠点があり、また、データ入出力
線ｌ０Ｌｌ、ＩＯＬ、の電位差が同一であっても、電源
電位ｖｃｃ側（例えば４．５■と３．５ Ｖ ）にある
場合と、接地電位側（例えば２．Ｏｖと１．ｏＶ）にあ
る場合とでは、データ入出力線１０Ｌ１．ｌ０Ｌ２がそ
れぞれ高レベル、低レベルに達するまでの時間は、前者
の方が後者に比べて長くなるという欠点がある。The conventional semiconductor memory circuit described above has a data input/output line l0.
L1. l0L2 is at the power supply potential VC during the reset cycle.
Transistor Q8.C is precharged to Q8. Since the configuration is connected to the power supply potential VCC by Q9, when data is input/output, the data input/output line on the low level side (for example, l0Lz
) has the disadvantage that it takes time to reach the low level, and the operation speed becomes slow.Also, even if the potential difference between the data input/output lines l0Ll and IOL is the same, the voltage on the power supply potential vcc side (for example, 4. 5■ and 3.5 V) and when the data input/output line 10L1. The disadvantage is that the time it takes for l0L2 to reach a high level and a low level, respectively, is longer in the former case than in the latter.
本発明の目的は、第１及び第２の入出力線に伝達される
データのレベルが電源電位側、接地電位側の何れに片寄
っても、同様にデータの入出力速度を速くすることがで
きる半導体記憶回路を提供することにある。An object of the present invention is to similarly increase the data input/output speed regardless of whether the level of data transmitted to the first and second input/output lines is biased towards the power supply potential side or the ground potential side. An object of the present invention is to provide a semiconductor memory circuit.
本発明の半導体記憶回路は、メモリセルからの読出しデ
ータ及び前記メモリセルへの書込みデータの伝達をそれ
ぞれ行う互いに対をなす複数の第１及び第２のビット線
と、これら６第１及び第２のビット線間の差電位を所定
のタイミングでそれぞれ増幅する複数のセンス増幅器と
、前記６第１及び第２のビット線からのデータを外部へ
出力し外部からの書込みデータをこれら６第１及び第２
のビット線へ供給するための対をなす第１及び第２のデ
ータ入出力線と、プリチャージ制御信号に従って前記第
１及び第２のデータ入出力線を共に電源電位の１７２の
電位にプリチャージ回路とを有している。The semiconductor memory circuit of the present invention includes a plurality of first and second bit lines that transmit read data from a memory cell and write data to the memory cell, respectively, and six first and second bit lines that are paired with each other. a plurality of sense amplifiers each amplifying the potential difference between the bit lines at predetermined timing; and a plurality of sense amplifiers that output data from the six first and second bit lines to the outside and write data from the outside to the six first and second bit lines. Second
A pair of first and second data input/output lines for supplying data to a bit line, and the first and second data input/output lines are both precharged to a power supply potential of 172 in accordance with a precharge control signal. It has a circuit.
また、第１及び第２の入出力端を備え、これら第１及び
第２の入出刃端を第１及び第２のデータ入出力ａにそれ
ぞれ対応して接続し、制御信号に従ってこれら第１及び
第２のデータ入出力線の電源電位側のレベルにあるデー
タ入出力線を電源電位まで充電する電位制御回路を設け
て構成される。The first and second input/output ends are connected to the first and second data input/output a, respectively, according to the control signal. It is configured by providing a potential control circuit that charges the data input/output line, which is at a level on the power supply potential side of the second data input/output line, to the power supply potential.
〔実施例〕
次に、本発明の実施例について図面ｔｌ−参照して説明
する。[Example] Next, an example of the present invention will be described with reference to drawings tl-.
第１図は本発明の第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
この実施例が第５図に示された従来の半導体記憶回路と
相違する点は、リセットサイクル中にデータ入出力線ｌ
０Ｌ１．ｌ０Ｌ２をプリチャージするプリチャージ回路
３を、プリチャージ制御信号ＰＤＬによりオン、オフす
るＰＭＯ８型のトランジスタＱｌ−Ｑ３を備え、プリチ
ャージ制御信し
号Ｐ美りに従ってデータ入出力線ＩＯＬ！、ＩＯＬ、を
共に電源電位ＶＣＣのｌ／２の電位にプリチャージする
構成とした点にある。The difference between this embodiment and the conventional semiconductor memory circuit shown in FIG. 5 is that during the reset cycle, the data input/output line
0L1. The precharge circuit 3 for precharging the IOL2 is provided with PMO8 type transistors Ql-Q3 that are turned on and off by the precharge control signal PDL, and the data input/output line IOL! , IOL, are both precharged to a potential of 1/2 of the power supply potential VCC.
次に、この実施例の動作について説明する。Next, the operation of this embodiment will be explained.
第２図はこの実施例の動作を説明するための各部信号の
波形図である。FIG. 2 is a waveform diagram of various signals for explaining the operation of this embodiment.
メモリセル（例えばＭＣＩ（ＩＣ＋１＞）が選択され、
このメモリセルＭＣ５（ｘ＋ｔ）から読出されたデータ
がデータ入出力線ｌ０Ｌ１．ＩＯＬ、に伝達されるまで
の経過は、第５図、第６図に示された従来例と同様であ
る。A memory cell (for example, MCI (IC+1>)) is selected,
The data read from memory cell MC5(x+t) is transferred to data input/output line l0L1. The process until the information is transmitted to the IOL is similar to the conventional example shown in FIGS. 5 and 6.
センス増幅器ＳＡｌにより増幅されたビット線Ｂ Ｌｌ
ｌ 、 Ｂ ＬＩＺの高レベル、低レベルのデータが、
列スイッチ回路２を介してデータ入出力線ＩＯＬ、。Bit line B Ll amplified by sense amplifier SAl
l, B LIZ high level and low level data are
A data input/output line IOL, via a column switch circuit 2.
ＩＯＬ、に伝達されると、データ入出力線ｌ０Ｌ１は、
Ｖｃｃ／２レベルから（ＶＣＣＶＴ）レベル（ＶＴはト
ランジスタＱ１１のしきい値電圧）の高レベルまで充電
され、データ入出力線ＩＯＬ、は低レベルに放電される
。データ入出力線ｌ０Ｌ１゜ｌ０Ｌ２に伝達されたデー
タは、入出力回路４に供給され出力データＤＴ０として
外部へ出力される。IOL, the data input/output line l0L1 is
The data input/output line IOL is charged to a high level from the Vcc/2 level to the (VCCVT) level (VT is the threshold voltage of the transistor Q11), and the data input/output line IOL is discharged to a low level. The data transmitted to the data input/output lines l0L1°l0L2 is supplied to the input/output circuit 4 and output to the outside as output data DT0.
この時、データ入出力線Ｉ ＯＬ ｔ 、 Ｉ ＯＬ
ｚはプリチャージ時のＶｃｃ ／ ２レベルかう高レ
ベル。At this time, the data input/output lines IOL t, IOL
z is a high level equal to Vcc/2 level during precharging.
低レベルへと充放電されるので、従来例のＶＣＣレベル
から低レベルまで放電される場合と比鮫し、その速度は
大幅に速くなる。Since the battery is charged and discharged to a low level, the speed is much faster than the conventional case where the VCC level is discharged to a low level.
また、伝達されたデータのレベルがｔ像電位ＶＣＣ側、
接地電位側の何れに片寄った場合でも、電源電位ＶＣＣ
と接地電位の中間電位（平均の電位）Ｖｃｃ／２から充
放電されるので、何れに片寄っても充放電の速度差は小
さくなる。Also, if the level of the transmitted data is on the t-image potential VCC side,
No matter which side of the ground potential is biased, the power supply potential VCC
Since the battery is charged and discharged from an intermediate potential (average potential) Vcc/2 between the ground potential and the ground potential, the difference in charging and discharging speed becomes small regardless of which side it is biased toward.
第３図は本発明の第２の実施例を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
この実施例は、第１の実施例に加え、フリツプフロツプ
回路を形成するＰＭＯ８型のトランジスタＱ５．Ｑ６と
、制御信号Ｘによりこのフリップフロ、ブ回路に電源電
位ＶＣＣを供給するＰＭＯＳ型のトランジスタＱ４とを
備え、フリップフロ。In addition to the first embodiment, this embodiment includes a PMO8 type transistor Q5. which forms a flip-flop circuit. Q6, and a PMOS type transistor Q4 which supplies a power supply potential VCC to this flip-flop circuit in response to a control signal X.
プ回路の第１及び第２の入出力端を第１及び第２のデー
タ人出力線ｌ０ＬＩ 、Ｉ（ＪＬ２にそれぞれ対応して
接続し、制御信号Ｘに従ってデータ入出力線ｌ０Ｌ１．
ＩＯＬ、の電源電位ＶＣＣ側のレベルにあるデータ入出
力線（例えばｌ０Ｌｌ）のレベル電源電位ＶＣＣまで充
電する這位１ｆｉ１１＠回路５を設けたものである。The first and second input/output ends of the input/output circuit are connected to the first and second data input/output lines l0LI, I(JL2) respectively, and the data input/output lines l0L1.
A low level 1fi11@circuit 5 is provided for charging the data input/output line (for example, 10Ll), which is at the level on the power supply potential VCC side of the IOL, to the level power supply potential VCC.
第１の実施例に２４では、第３図に示すように、データ
入出力線Ｉ ＯＬ＠ 、 Ｉ ＯＬｘの電源道位ＶＣ
Ｃ側のレベル（高レベル）は（Ｖｃｃ−ＶＴ）までしか
充電されない。従って、データ入出力の後、データ入出
力線ｌ０Ｌ１．ＩＯＬ、をプリチャージする際、トラン
ジスタＱ３により（Ｖｃｃ −ＶＴ ）／２に均一化さ
れた後Ｖｃｃ／２にプリチャージされることになるので
、ｖＣＣ／２レベルにプリチャージするまでの時間がか
かる。In the first embodiment, as shown in FIG.
The C side level (high level) is charged only up to (Vcc-VT). Therefore, after data input/output, data input/output lines l0L1. When precharging the IOL, it is equalized to (Vcc - VT)/2 by transistor Q3 and then precharged to Vcc/2, so it takes time to precharge to the vCC/2 level. .
これに対しこの第２の実施例に２いては、第４図に示す
ように、データ入出力時のアクティブサイクル中に、デ
ータ人出力線ｌ０Ｌ１．ＩＯＬ。On the other hand, in the second embodiment, as shown in FIG. 4, during the active cycle during data input/output, the data output line l0L1. IOL.
の電源電位ＶＣＣ側（高レベル側）のレベルにあるデー
タ入出力線（例えばｌ０Ｌｌ）が電位制御回路５により
電源電位ＶＣＣまで充電されるので、データ入出力の後
、データ人出力線ｌ０Ｌｌ、ＩＯＬ！をプリチャージす
る際、トランジスタＱ３により直ちにＶｃｃ／２レベル
に均一化さ扛るので。Since the data input/output lines (for example, l0Ll) at the power supply potential VCC side (high level side) level are charged to the power supply potential VCC by the potential control circuit 5, after data input/output, the data input/output lines l0Ll, IOL ! When precharging, the transistor Q3 immediately equalizes the level to Vcc/2.
ＶＣＣ／ ２レベルにプリチャージするまでの時間を短
縮することができる利点がある。This has the advantage that the time required to precharge to VCC/2 level can be shortened.
以上説明したように本発明は、第１及び′８２のデータ
入出力線を共に電源電位の１７２の電位にプリチャージ
する構成とすることにより、これらカ
データ人出ｐ線に伝達されるデータのレベルが電源電位
側、接地電位側の何れに片寄っていても、同様にデータ
の入出力速度を速くすることができる効果がある。As explained above, the present invention has a configuration in which both the first and '82 data input/output lines are precharged to a potential of 172 which is the power supply potential, so that the level of data transmitted to these data input/output lines can be improved. Whether biased toward the power supply potential side or the ground potential side, there is an effect that the data input/output speed can be similarly increased.
また、データ入出力時、第１及び幕２のデータ入出力線
の電源電位側のレベルにあるデータ人出力線のレベルを
電源電位まで充電する電位制御回路を設けることにより
、データ人出力後のプリチャージ期間を短縮することが
できる効果がある。In addition, by providing a potential control circuit that charges the level of the data output line, which is at the power supply potential side level of the first and second data input/output lines, to the power supply potential during data input/output, it is possible to This has the effect of shortening the precharge period.
第１色及び第２図はそれぞれ本発明の第１の実施例を示
す回路図及びこの実施例の動作を説明すの実施例の動作
を説明するための各部信号の波形図、第５図及び第６図
は従来の半導体記憶回路の一例を示す回路図及びこの例
の動作を説明するための各部信号の波形図である。
ｌ・−・・・−メモリセルアレイ、２・−・・−・列ス
イッチ回路、３．３Ａ−・・・−・プリチャージ回路、
４・−・・・°入出力回路、５・−・・−電位制御回路
、Ｂ Ｌｌｔ 、 Ｂ Ｌ１ｚ〜Ｂ ＬＭ、 、 Ｂ
ＬＭ２・・−・・・ビット線、ＭＣ，□〜ＭＣ工・−・
・−メモリセル、Ｑ ｌ ＝Ｑ ９ ＋ Ｑｌｌ ｒ
Ｑ１２〜ＱＭＩ ＋ＱＭ２ ＋ ＱＮ ｖ Ｑｐ・・・
・−・トランジスタ、８Ａ、〜Ｓ人、・−・・・−セン
ス増幅器、ＷＬ１〜ＷＬＮ・−・・−・ワード線。
代理人 弁理士 内 原 晋声
図
！
図
図
兜
図The first color and FIG. 2 are a circuit diagram showing the first embodiment of the present invention, a waveform diagram of each part signal to explain the operation of this embodiment, and FIG. FIG. 6 is a circuit diagram showing an example of a conventional semiconductor memory circuit, and a waveform chart of signals of various parts for explaining the operation of this example. 1--Memory cell array, 2--Column switch circuit, 3.3A--Precharge circuit,
4.-...° input/output circuit, 5.--potential control circuit, B Llt , B L1z to B LM, , B
LM2...Bit line, MC, □~MC engineering...
・-Memory cell, Q l = Q 9 + Qll r
Q12 ~ QMI +QM2 + QN v Qp...
---Transistor, 8A, ~S person, ---Sense amplifier, WL1 to WLN --- Word line.
Agent: Patent attorney Susumu Uchihara! illustration helmet illustration
Claims (1)
への書込みデータの伝達をそれぞれ行う互いに対をなす
複数の第１及び第２のビット線と、これら各第１及び第
２のビット線間の差電位を所定のタイミングでそれぞれ
増幅する複数のセンス増幅器と、前記各第１及び第２の
ビット線からのデータを外部へ出力し外部からの書込み
データをこれら各第１及び第２のビット線へ供給するた
めの対をなす第１及び第２のデータ入出力線と、プリチ
ャージ制御信号に従って前記第１及び第２のデータ入出
力線を共に電源電位の１／２の電位にプリチャージする
プリチャージ回路とを有することを特徴とする半導体記
憶回路。 ２）第１及び第２の入出力端を備え、これら第１及び第
２の入出力端を第１及び第２のデータ入出力線にそれぞ
れ対応して接続し、制御信号に従ってこれら第１及び第
２のデータ入出力線の電源電位側のレベルにあるデータ
入出力線を電源電位まで充電する電位制御回路を設けた
請求項１記載の半導体記憶回路。[Scope of Claims] 1) A plurality of first and second bit lines that are paired with each other and transmit read data from a memory cell and write data to the memory cell, respectively; a plurality of sense amplifiers each amplifying the potential difference between the bit lines at predetermined timing; and a plurality of sense amplifiers that output data from each of the first and second bit lines to the outside and write data from the outside to each of these first and second bit lines. The first and second data input/output lines forming a pair for supplying to the second bit line, and the first and second data input/output lines are both set at 1/2 of the power supply potential according to the precharge control signal. 1. A semiconductor memory circuit comprising: a precharge circuit for precharging to a potential. 2) The first and second input/output terminals are connected to the first and second data input/output lines respectively, and the first and second input/output terminals are connected to the first and second data input/output lines in accordance with the control signal. 2. The semiconductor memory circuit according to claim 1, further comprising a potential control circuit for charging the data input/output line, which is at a level on the power supply potential side of the second data input/output line, to the power supply potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254453A JPH04134693A (en) | 1990-09-25 | 1990-09-25 | Semiconductor storage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254453A JPH04134693A (en) | 1990-09-25 | 1990-09-25 | Semiconductor storage circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04134693A true JPH04134693A (en) | 1992-05-08 |
Family
ID=17265227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2254453A Pending JPH04134693A (en) | 1990-09-25 | 1990-09-25 | Semiconductor storage circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04134693A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425476B1 (en) * | 2001-12-05 | 2004-03-30 | 삼성전자주식회사 | Semiconductor memory device having stable input/output line sensing control scheme and sensing control method thereof |
| KR100482405B1 (en) * | 2002-11-01 | 2005-04-14 | 삼성전자주식회사 | Semiconductor memory device having hierachical data input/output line and method for precharging therefor |
| US8208328B2 (en) | 2009-06-15 | 2012-06-26 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262785A (en) * | 1988-08-29 | 1990-03-02 | Nec Corp | Dynamic semiconductor memory |
-
1990
- 1990-09-25 JP JP2254453A patent/JPH04134693A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262785A (en) * | 1988-08-29 | 1990-03-02 | Nec Corp | Dynamic semiconductor memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425476B1 (en) * | 2001-12-05 | 2004-03-30 | 삼성전자주식회사 | Semiconductor memory device having stable input/output line sensing control scheme and sensing control method thereof |
| KR100482405B1 (en) * | 2002-11-01 | 2005-04-14 | 삼성전자주식회사 | Semiconductor memory device having hierachical data input/output line and method for precharging therefor |
| US8208328B2 (en) | 2009-06-15 | 2012-06-26 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
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