JPH04127704A - Digital agc circuit - Google Patents

Digital agc circuit

Info

Publication number
JPH04127704A
JPH04127704A JP24738090A JP24738090A JPH04127704A JP H04127704 A JPH04127704 A JP H04127704A JP 24738090 A JP24738090 A JP 24738090A JP 24738090 A JP24738090 A JP 24738090A JP H04127704 A JPH04127704 A JP H04127704A
Authority
JP
Japan
Prior art keywords
value
input signal
output
input
multiplier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP24738090A
Other languages
Japanese (ja)
Inventor
Hisayoshi Matsui
久義 松井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP24738090A priority Critical patent/JPH04127704A/en
Publication of JPH04127704A publication Critical patent/JPH04127704A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To improve precision for an output signal level by adding a register for setting the kind of an input signal and a means to correct an average value for the absolute value of the input signal corresponding to the kind. CONSTITUTION:The mode of the input signal is set from the outside to a mode setting register 106. Corresponding to the kind of the input signal to be set to this register 106, a correcting value is inputted from a correcting value controller 107 to a multiplier 103. Since the output of the multiplier 103 is made equivalent to the root of the power average value of the input signal by this multiplication, the output of a multiplier 104 can be defined as proper gain for setting the square average value of the output signal at a desired standard value. Thus, the precision for the output signal level can be improved with simple configuration.

Description

【発明の詳細な説明】[Detailed description of the invention] 【産業上の利用分野】[Industrial application field]

本発明はディジタルAGC回路に関し、例えばディジタ
ル表現された信号の平均レベルを一定にするためのディ
ジタルAGC回路に関するものである。
The present invention relates to a digital AGC circuit, and for example, to a digital AGC circuit for keeping the average level of a digitally expressed signal constant.

【従来の技術】[Conventional technology]

従来の最も基本的なAGC回路の構成例を第2図に示す
。 従来においては、第2図の如き構成において、レジスタ
305の出力が初期化され、その値が乗算器301に入
力されて入力信号に対する利得となり、乗算器301の
出力が出力信号となる。 この出力信号は2乗器302と平均化器303により2
乗平均値が計算され、2乗平均値は減算器304により
、所定の設定値から減算される。 減算器304よりの出力は誤差信号として、加算器30
6によりレジスタ305の内容に加算されて新たな利得
として乗算器301に入力される。 以上の動作を繰り返すことにより、出力信号の2乗平均
値と設定値の誤差が“0”となるよう心動作し、結果的
に出力信号のパワーレベルを−χに保っていた。
An example of the configuration of the most basic conventional AGC circuit is shown in FIG. Conventionally, in the configuration as shown in FIG. 2, the output of the register 305 is initialized, the value thereof is input to the multiplier 301 and becomes the gain for the input signal, and the output of the multiplier 301 becomes the output signal. This output signal is divided into two by a squarer 302 and an averager 303.
A root mean value is calculated, and the root mean square value is subtracted from a predetermined set value by a subtractor 304. The output from the subtracter 304 is sent to the adder 30 as an error signal.
6 is added to the contents of the register 305 and input to the multiplier 301 as a new gain. By repeating the above operations, the error between the root mean square value of the output signal and the set value becomes "0", and as a result, the power level of the output signal is maintained at -χ.

【発明が解決しようとしている課題】[Problem to be solved by the invention]

しかしながら、上記従来例では、入力信号のづイナミツ
クレンジが大きくなった場合、出力借上が設定値に収束
するまでの利得の更新回数が極文に増加し、結果的に非
常に長い時間がかかるとしう問題点があった。 上記問題点を解決するためにフィードバックループを用
いない第3図の構成が考えられる。 第3図に示す回路の動作は、絶対値器201と平均化器
202により入力信号の絶対値の平均イαが計算される
。そして、除算器203により所かの設定値をこの計算
値で除算し、その商を乗算器204に入力し、入力信号
の利得とすることにより、出力信号のレベルを一定値に
保つことが可解である。 しかしAGC回路の目的は出力信号の2乗平穀値を設定
値に保つことであり、第3図に示す構成では絶対値の平
均値を設定値に保つ様に動作してしまう。このため、出
力レベルに誤差が生じることは避けられなかった。 一般的に2乗平均値を■2、絶対値の平均値をvlで表
わすと、J”>IVIとなる。 この結果、第3図に示す除算器203の除数の値が2乗
平均値の平方根より小さくなる。従って、除算器203
の出力、すなわち人力信号に対する利得が大きくなって
しまい、結果的に出力信号が所望の値よりも大きくなっ
てしまう。その誤差は入力信号の振幅の変化量が大きい
ほど増加するという欠点があった。
However, in the above conventional example, when the input signal's power range increases, the number of times the gain is updated until the output voltage converges to the set value increases dramatically, resulting in a very long time. There was a problem with this. In order to solve the above problem, the configuration shown in FIG. 3, which does not use a feedback loop, can be considered. In the operation of the circuit shown in FIG. 3, the average value α of the absolute values of the input signal is calculated by the absolute value unit 201 and the averager 202. Then, by dividing a certain set value by this calculated value using the divider 203 and inputting the quotient to the multiplier 204 and using it as the gain of the input signal, it is possible to maintain the level of the output signal at a constant value. This is the solution. However, the purpose of the AGC circuit is to maintain the square root value of the output signal at the set value, and the configuration shown in FIG. 3 operates to maintain the average value of the absolute values at the set value. Therefore, it was inevitable that errors would occur in the output level. Generally speaking, if the root mean square value is represented by 2 and the average absolute value is represented by vl, then J">IVI. As a result, the value of the divisor of the divider 203 shown in FIG. is smaller than the square root. Therefore, the divider 203
The output, that is, the gain with respect to the human input signal becomes large, and as a result, the output signal becomes larger than the desired value. The disadvantage is that the error increases as the amount of change in the amplitude of the input signal increases.

【課題を解決するための手段】[Means to solve the problem]

本発明は上述の課題を解決することを目的として成され
たもので、上述の課題を解決する一手段として以下の構
成を備える。 即ち、入力信号の絶対値の平均値を計算する計算手段と
、入力信号の種類を外部から設定する設定手段と、該設
定手段に設定された入力信号の種類に応じて前記計算手
段で計算された絶対値の平均値を2乗平均値に補正する
ための補正手段と、該補正手段で補正された補正値で特
定の設定値を除する除算手段と、該除算手段での除算結
果の商と入力信号を乗算する乗算手段を備える。
The present invention was made for the purpose of solving the above-mentioned problems, and includes the following configuration as one means for solving the above-mentioned problems. That is, a calculation means for calculating the average value of the absolute values of input signals, a setting means for externally setting the type of input signal, and a calculation means calculated by the calculation means according to the type of input signal set in the setting means. a correction means for correcting the average value of the absolute values to a root mean square value, a division means for dividing a specific set value by the correction value corrected by the correction means, and a quotient of the division result by the division means. and a multiplication means for multiplying the input signal by the input signal.

【作用】[Effect]

以上の構成において、入力信号の絶対値の平均値により
所望の設定値を除算し、その商を利得とするAGC回路
において、入力信号のモードを外部から設定するレジス
タとその設定されたモートに応じて、計算された絶対値
の平均値をその2乗平均値の平方根に一致させるように
補正することにより、利得の収束時間も短縮し、精度も
向上する。
In the above configuration, in the AGC circuit which divides a desired set value by the average value of the absolute values of the input signal and uses the quotient as the gain, the mode of the input signal is set according to the register externally set and the set mote. By correcting the calculated average absolute value to match the square root of its root mean square value, the gain convergence time is shortened and the accuracy is improved.

【実施例】【Example】

以下、図面を参照して本発明に係る一実施例を説明する
。 第1図は本発明に係る一実施例のディジタルAGC回路
の回路図である。 第1図において、101は人力信号の絶対値をとるため
の絶対値器であり、絶対値器101の出力は平均化器1
02に入力されてその平均値が計算される。平均化器1
02の出力は乗算器103の一方の入力に接続される。 乗算器103の他方の入力には補正値制御器107の出
力が接続され、補正値制御器107の入力にはモート設
定レジスタ106の出力が接続される。モート設定レジ
スタ106には外部から入力信号のモードが設定される
。乗算器103の出力は除算器104の除数入力に接続
され、除算器104の被除数入力には所望の出力信号レ
ベルの2乗平均値の平方根が設定値として入力される。 除算器104の出力は乗算器105の一方の入力に接続
され、乗算器105の他方の入力よりの入力信号が接続
され、乗算器105の出力が出力信号となる。 上記構成を備える本実施例の動作を以下に説明する。 まずモード設定レジスタ106に入力信号の種類が設定
される。補正値制御器107は、この入力信号の種類に
応じて補正値を決定する。この補正値は、入力信号の振
幅特性により定まり、振幅変化の大きい入力信号はど補
正値は大きい値となる。例えば、入力信号が正弦波の場
合の補正値はとなる。 この補正値“1.11”は乗算器103に入力される。 なお、この値はFSX変調された入力信号にも適用でき
る。即ち、正弦波やFSX変調波に対応するコードがモ
ード設定レジスタ106に設定された時にも補正値制御
器107により上述の補正値“1.11”が乗算器10
3に入力される。 また、PSK変調波の場合、補正値はより大きくなり、
CAM変調波の場合にはさらに大きな値となる。例えば
CCITT勧告V、27terによるPSK変調波の場
合、補正値は約1.15であり、■、29によるQAM
変調波の場合の補正値は12強となる。即ち、レジスタ
106に設定される人力信号の種類に応じた上述のよう
な補正値が補正値制御器107から乗算器103に入力
される。この乗算により乗算器103の出力は入力信号
の2乗平均値の平方根と等価となるため、乗算器104
の出力は出力信号の2乗平均値を所望の標準値にするた
めの適正な利得とすることができる。 また、第1図の乗算器103を削除して、除算器104
の除数入力に入力信号の絶対値の平均値を直接入力し、
補正値制御器107が除算器104の被除数入力の設定
値を補正値に応じて切替える構成としても同等の動作が
可能である。 以上説明したように本実施例によれば、入力信号の絶対
値の平均値で、所望の出力信号の2乗平均値の平方根を
除した商を利得とするAGC回路に、入力信号の種類を
設定するためのレジスタと、その種類に応じて、入力信
号の絶対値の平均値を補正する手段を付加することによ
り、出力信号レベルの精度を向上させたものである。
Hereinafter, one embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of a digital AGC circuit according to an embodiment of the present invention. In FIG. 1, 101 is an absolute value unit for taking the absolute value of the human input signal, and the output of the absolute value unit 101 is the averager 1.
02 and its average value is calculated. Averager 1
The output of 02 is connected to one input of multiplier 103. The output of the correction value controller 107 is connected to the other input of the multiplier 103, and the output of the mote setting register 106 is connected to the input of the correction value controller 107. The mode of the input signal is set in the mote setting register 106 from the outside. The output of the multiplier 103 is connected to the divisor input of the divider 104, and the square root of the root mean square value of the desired output signal level is input to the dividend input of the divider 104 as a set value. The output of the divider 104 is connected to one input of a multiplier 105, the input signal from the other input of the multiplier 105 is connected, and the output of the multiplier 105 becomes an output signal. The operation of this embodiment having the above configuration will be described below. First, the type of input signal is set in the mode setting register 106. The correction value controller 107 determines the correction value according to the type of this input signal. This correction value is determined by the amplitude characteristics of the input signal, and the input signal with a large amplitude change has a large correction value. For example, when the input signal is a sine wave, the correction value is as follows. This correction value “1.11” is input to the multiplier 103. Note that this value can also be applied to FSX modulated input signals. That is, even when a code corresponding to a sine wave or FSX modulated wave is set in the mode setting register 106, the correction value controller 107 sets the correction value "1.11" to the multiplier 10.
3 is input. In addition, in the case of PSK modulated waves, the correction value becomes larger,
In the case of a CAM modulated wave, the value becomes even larger. For example, in the case of a PSK modulated wave according to CCITT Recommendation V, 27ter, the correction value is approximately 1.15, and QAM according to ■, 29
The correction value in the case of a modulated wave is a little over 12. That is, the above-mentioned correction value corresponding to the type of human input signal set in the register 106 is input from the correction value controller 107 to the multiplier 103. As a result of this multiplication, the output of the multiplier 103 becomes equivalent to the square root of the mean square value of the input signal.
The output can have an appropriate gain to bring the mean square value of the output signal to the desired standard value. Also, the multiplier 103 in FIG. 1 is deleted and the divider 104 is
Directly input the average value of the absolute values of the input signal into the divisor input of
A similar operation is also possible with a configuration in which the correction value controller 107 switches the set value of the dividend input of the divider 104 according to the correction value. As explained above, according to this embodiment, the type of input signal is applied to the AGC circuit whose gain is the quotient of the square root of the root mean square value of the desired output signal divided by the average absolute value of the input signal. The accuracy of the output signal level is improved by adding a register for setting and a means for correcting the average value of the absolute values of the input signal depending on the type of the register.

【発明の効果】【Effect of the invention】

以上説明したように本発明によれば、簡単な構成で出力
信号レベルの精度を向上させたディジタルAGC回路を
提供できる。
As described above, according to the present invention, it is possible to provide a digital AGC circuit with a simple configuration and improved accuracy in output signal level.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明に係る一実施例のディジタルAGC回路
の回路図、 第2図は従来のデジタルAGC回路の回路図、第3図は
従来のAGC回路の回路図の他の例を示す図である。 図中、101,201・・・絶対値器、102,202
.303・・・平均化器、103,105,204.3
01・・・乗算器、104,203・・・除算器、10
6・・・モード設定レジスタ、107・・・補正値制御
器、302・・・2乗器である。 特許出願人   キャノン 株式会社 第 図 I災Y、4J(2?*A!nf−f5JL)第3b¥J
Fig. 1 is a circuit diagram of a digital AGC circuit according to an embodiment of the present invention, Fig. 2 is a circuit diagram of a conventional digital AGC circuit, and Fig. 3 is a diagram showing another example of a circuit diagram of a conventional AGC circuit. It is. In the figure, 101, 201... Absolute value unit, 102, 202
.. 303...Averaging device, 103, 105, 204.3
01... Multiplier, 104, 203... Divider, 10
6...Mode setting register, 107...Correction value controller, 302...Squaring unit. Patent Applicant: Canon Co., Ltd. Fig.

Claims (1)

【特許請求の範囲】[Claims] 入力信号の絶対値の平均値を計算する計算手段と、入力
信号の種類を外部から設定する設定手段と、該設定手段
に設定された入力信号の種類に応じて前記計算手段で計
算された絶対値の平均値を2乗平均値に補正するための
補正手段と、該補正手段で補正された補正値で特定の設
定値を除する除算手段と、該除算手段での除算結果の商
と入力信号を乗算する乗算手段を備えることを特徴とす
るディジタルAGC回路。
a calculation means for calculating the average value of the absolute values of input signals; a setting means for externally setting the type of the input signal; and an absolute value calculated by the calculation means according to the type of input signal set in the setting means. A correction means for correcting the average value of the values to a root mean square value, a division means for dividing a specific set value by the correction value corrected by the correction means, and a quotient of the division result by the division means and input. A digital AGC circuit comprising multiplication means for multiplying signals.
JP24738090A 1990-09-19 1990-09-19 Digital agc circuit Pending JPH04127704A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP24738090A JPH04127704A (en) 1990-09-19 1990-09-19 Digital agc circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24738090A JPH04127704A (en) 1990-09-19 1990-09-19 Digital agc circuit

Publications (1)

Publication Number Publication Date
JPH04127704A true JPH04127704A (en) 1992-04-28

Family

ID=17162570

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24738090A Pending JPH04127704A (en) 1990-09-19 1990-09-19 Digital agc circuit

Country Status (1)

Country Link
JP (1) JPH04127704A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7436913B2 (en) 2003-12-19 2008-10-14 Electronics And Telecommunications Research Institute Automatic gain control apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7436913B2 (en) 2003-12-19 2008-10-14 Electronics And Telecommunications Research Institute Automatic gain control apparatus

Similar Documents

Publication Publication Date Title
EP3197045A1 (en) Curve fitting circuit, analog predistorter and radio frequency signal transmitter
JPH0454405B2 (en)
WO2003103167A1 (en) Table reference predistortor
JP2003188656A (en) Distortion compensating circuit
JPH0837473A (en) Frequency control circuit
JPH04127704A (en) Digital agc circuit
JP2001284980A (en) Predistortion non-linear distortion compensating circuit and digital transmitter using the same
EP0099738A2 (en) Function generators
US5623521A (en) Digital gain controller and gain control method
US4041418A (en) Equalizer for partial response signals
JP3768613B2 (en) Log approximate value calculation circuit
US5774503A (en) Demodulation method and demodulation device
JPH07154247A (en) Digital phase-locked loop filter
JPH06101667B2 (en) Adaptive filter
JPH033409A (en) Automatic digital gain control system
US20230171143A1 (en) Correction circuit and correction method
JPS6363141B2 (en)
JP3029361B2 (en) Automatic gain control circuit
JPH0217730A (en) Digital agc circuit
JPS6157128A (en) Analog-digital converter
JPS6037826A (en) Analog-digital converter
JP2745937B2 (en) Transmission level control circuit
JPH02308643A (en) Digital modulator
JPH09148931A (en) Correction circuit for d/a converter
JPS58115915A (en) 90× phase shifter