JPH04124775A - 論理回路の生成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路の製造方法に係り、特に真理値表で記
述された機能論理からの論理回路の生成方法に関する。

〔従来の技術〕

近年、半導体技術の進歩に伴い、論理装置の大規模・複
雑化が伸展し、論理設計工数の低減と論理設計品質の向
上が重要な課題になっている。この課題を解決する有力
な方法の一つが論理生成であり、論理生成方法の一つに
、真理値表から論理回路を生成する多段論理生成方法が
ある。この多段論理生成方法は、真理値表の論理簡約化
（冗長な論理を削除する処理）を行って論理簡約化後の
真理値表を積和形式のブール式セットへ変換する論理簡
約化ステップと、当該ブール式セットの因子化（ブール
式間で共通なサブブール式を抽出して中間変数に置き換
える中間変数生成処理とブール式内の共通項をかっこで
くくり出す共通項生成処理）を行う因子化ステップと、
因子化したブール式セットに対してゲート割当てを行っ
て初期回路を生成する初期回路生成ステップと、この初
期回路を最適化する最適化ステップを順次行って。

真理値表から論理回路を生成する。このような多段論理
生成方法は、アイ・イー・イー・イ　デザイン　アンド
　テスト　第２巻第４号（１９８５年８月）第２２頁か
ら第３２頁（ＩＥＥＥ　Ｄｅｓｊｇｎ　＆Ｔｅ５ｔ、　
ｖｏｌ、２．ｎｏ、４．Ａｕｇｕｓｔ　１９８５．　ｐ
ｐ、２２−３２）において記載されている。

〔発明が解決しようとする課題〕

上記の多段論理生成方法は、その初期回路生成ステップ
を除く各ステップにおいて、生成する論理回路の最適化
が考慮されてはいるが、以下のような問題があった。

上記の多段論理生成方法の論理簡約化ステップは、生成
する積和形式のブール式セットの積項数最少、この条件
下でリテラル数最少を最適化の指標とする処理方法を使
用している。ここで、リテラルは変数Ｘに対してＸとＸ
の二つがある。また、上記の多段論理生成方法の因子化
ステップは、因子化後のブール式セットのリテラル数最
少の最適化の指標とする処理方法を使用している。これ
らの最適化の指標は、ブール式レベルの最適化の指標と
して一般に適切ではあるが、論理回路レベルでの最適化
の指１ｊｌ（面積、遅延時間等）と完全に一致していな
いため、これらの最適化の指標を使用する処理方法は、
最適な論理回路が必ずしも生成できないという第１の問
題があった。

また、上記の多段論理生成方法は、その最適化ステップ
において、初期回路の最適化にルールベースによる局所
変換法を使用している。ここで、局所変換法は、初期回
路の部分回路をより最適な部分回路に順次置き換えて最
適化するという方法である。この方法は、その性質から
最適化能力に限界があることが知られており、最適な論
理回路が必ずしも生成できないという第２の問題があっ
た。

本発明の目的は、上記の二つの問題を解決し。

従来より最適な論理回路を生成する多段論理生成方法を
提供することにある。

〔課題を解決するための手段〕

本発明は、上記の第１の問題を解決するために、論理簡
約化ステップの処理方法を指定するパラメータと因子化
ステップの処理方法を指定するパラメータを導入し、最
適な論理回路を生成する可能性があるパラメータの組合
せをすべて選択し、各パラメータの組合せについて多段
論理生成を行い、生成した各論理回路の生成論理品質を
比較して最適な論理回路を選択する第１の手段を有する
。

また、本発明は、上記の第２の問題を解決するために、
従来、論理回路レベルで行われていた最適化処理をブー
ル式レベルと論理回路レベルに分け、論理回路レベルで
は、ブール式単位のマツピング（ブール式に対してゲー
ト割当てと最適化を行う処理）を行い、ブール式レベル
では、生成過程の論理回路情報を使用して、ファンアウ
ト調整（生成する論理回路の各入力端子がその許容ファ
ンアウト数を満たし、当該論理回路の各出力端子と当該
論理回路内の各ゲートの出力端子がその要求ファンアウ
ト数を満たすようにファンアウトを調整する処理）と因
子の展開（中間変数に置き換えたサブブール式を元のブ
ール式に戻す中間変数復元処理とかっこでくくり出した
共通項の元のブール式に押す共通項復元処理）を行う第
２の手段を有する。ここで、上記のマツピングは、プロ
シーディング　オブ　第２１回　デザイン　オートメー
ション　カンファレンス　１９８４　第３２２頁から第
３２８頁（Ｐｒｏｃ、ｏｆ　２１ｓｔ　ＤＡ　Ｃｏｎｆ
、。

１９８４、ｐＰ、３２２−３２８）　、特願昭６０−２
３３２９９　、特願昭６１−１４００４１に記載されて
いる方法を使用している。

〔作用〕

上記の第１の手段と第２の手段は、真理値表から従来よ
り最適な論理回路の生成を可能にする。

〔実施例〕

以下、本発明の一実施例を図面により詳細に説明する。

第１図は本発明に基づく多段論理生成処理のフローチャ
ートである。この図に基づき、多段論理生成処理の処理
手順を順次説明する。

ステップ１００：本ステップは、機能論理ファイル１２
０から、組合せ論理を真理値表で記述した機能論理定義
データと、当該機能論理定義データから自動生成する論
理回路の面積条件、当該論理回路の入出力端子間の遅延
時間条件、当該論理回路の入出力端子の駆動条件からな
る当該論理回路の生成論理品質定義データの２種類のデ
ータからなる機能ブロック記述データを入力し、同時に
、以下のステップ１０２の論理簡約化の処理方法を指定
するパラメータと以下のステップ１０３の因子化の処理
方法を指定するパラメータの組合せを指定した実行パラ
メータセット１３０を入力する。

第２図は機能ブロック記述データ例と実行パラメータセ
ット例を示す。機能ブロック記述データ２００は１機能
論理定義データと生成論理品質定義データからなる。機
能論理定義データは入力端子２０１．出力端子２０２．
真理値表２０４からなる。生成論理品質定義データは、
自動生成する論理回路の入出力端子の駆動条件として入
力端子の許容ファンアウト数と出力端子の要求ファンア
ウト数を用いており、入出力端子の駆動条件２゜３は各
入力端子の許容ファンアウト数が２で、各出力端子の要
求ファンアウト数が１であることを示し、当該論理回路
の面積条件としてゲート数を用いており、面積条件２０
５は生成されるゲート数が２ゲート以下であることを示
し、当該論理回路の入出力端子間の遅延時間条件として
ゲート段数を用いており、遅延時間条件２０６は各入出
力端子間のゲート段数が５段以下であることを示す。

また、実行パラメータセット２〕０は２紹の実行パラメ
ータからなる。第１の組の実行パラメータの論理簡約化
方法を指定するパラメータは、第１パラメータ（論理簡
約化の処理即位に関して、真理値表の出力変数全体で論
理簡約化を行う方法と真理値表の出力変数単位で論理簡
約化を行う方法のいすｈかを選択するパラメータ）が１
、すなわち、真理値表の出力変数単位で論理簡約化を行
う方法を指定し、第２パラメータ（真理値表の出力変数
の選択に関して、各出力変数について、当該上わ変数が
０になる積項の数と当該出力変数が１になる積項の数を
比較し、前者が後者以上ならば、当該出力変数の極性と
して１）極を選択し、そうでなけｉｔば、当該出力変数
の極性としてＮ極を選択する方法と、各出力変数の極性
として無条件にＰ榛を選択する方法のいずれかを選択す
るパラメータ）が１．すなわち、各出力変数の極性とし
７て無条件にＰ極を選択する方法を指定している。また
、第１の組の実行パラメータの因子化方法を指定するパ
ラメータは、第１パラメータ（中間変数生成処理におけ
るサブブール式の抽出に関し、て、リテラル（変数Ｘに
対してリテラルはＸとＸの二つが存在）を２個以上含む
サブブール式を抽出する方法とリテラルを３個以上含む
サブブール式を抽出する方法のいずれかを選択するパラ
メータ）がＯ５すなわち、リテラルを２個以北含むサブ
ブール式を抽出する方法を指定し、第２パラメータ（共
通項生成処理における共通項の抽出に関して、リテラル
を１個以上含む共通項を抽出する方法とリテラルを２個
以上含む共通項を抽出する方法のいずれかを選択するパ
ラメータ）がＯｌすなわち、リテラルを］個以上含む共
通項を抽出する方法を指定し、第３パラメータ（中間変
数生成処理と共通項生成処理の順序に関して、因子化前
の積和形式のブール式セット（第３ブール式セット）に
対して中間変数生成処理を行って第４ブール式セットを
生成し、第４ブール式セットに対して共通項生成処理を
行って第５ブール式セットを生成し、第５ブール式セッ
トに対して中間変数生成処理を行う方法と、第３ブール
式セットに対して共通項生成処理を行って第６ブール式
セットを生成し、第６ブール式セットに対して中間変数
生成処理を行う方法のいずれかを選択するパラメータ）
が１、すなわち、因子化前の積和形式のブール式セット
（第３ブール式セット）に対しと共通項生成処理を行っ
て第６ブール式セットを生成し、第６ブール式セットに
対して中間変数生成処理を行う方法を指定している。一
方、第２の組の実行パラメータの論理簡約化方法を指定
するパラメータは、第１パラメータが］、すなわち、真
理値表の出力変数単位で論理簡約化を行う方法を指定し
、第２パラメータが１、すなわち、各出力変数の極性と
して無条件にＰ極を選択する方法を指定している。

また、第２の組の実行パラメータの因子化方法を指定す
るパラメータは、第１パラメータが１、すなわち、リテ
ラルを３個以上含むサブブール式を抽出する方法を指定
し、第２パラメータがＯ５すなわち、リテラルを１個以
上含む共通項製抽出する方法を指定し、第３パラメータ
が１、すなわち。

因子化前の積和形式のブール式セット（第３ブール式セ
ット）に対して共通項生成処理を行って第６ブール式セ
ットを生成し、第６ブール式セットに対して中間変数生
成処理を行う方法に指定している。本実施例では、実行
パラメータは２Ｍ１指定されているので、以下のステッ
プ１１１で使用する実行パラメータ数ＮはＮ＝２である
。

ステップ１０１：本ステップは、実行パラメータを選択
する制御変数１を１に初期設定する。

ステップ１０２　（１＝１．１回目）：本ステップは、
ステップ１００で入力した真理値表の論理簡約化（冗長
な論理を削除する処理）を行い、論理簡約化後の真理値
表を積和形式のブール式セットに変換する。本ステップ
では、Ｉ＝１であるので、第１の組の実行パラメータの
論理簡約化方法を指定するパラメータに従って論理簡約
化を行う。

すなわち、真理値表の出力変数単位で論理簡約化を行い
、また、各出力変数の極性として無条件にＰ極を選択す
る。ここで、論理簡約化は、変換されるブール式セット
の積項数最少、この条件下でリテラル数最少になるよう
に行う。

第３図は真理値表２０４の論理簡約化結果を示す。この
図において、真理値表３００は論理簡約化後の真理値表
を示し、ブール式セット３０１は当該真理値表を積和形
式のブール式セット（第３ブール式セット）に変換した
結果を示す。

ステップ１０３　（１＝１．１回目）：本ステップは、
ステップ１０２　（Ｉ＝１．１回目）で得られたブール
式セット（第３ブール式セット）に対して因子化（ブー
ル式間で共通なサブブール式を抽出して中間変数に置き
換える中間変数生成処理をブール式内の共通項を抽出し
てかっこでくくり出す共通項生成処理）を行う。本ステ
ップでは、Ｉ＝１であるので、第１の組の実行パラメー
タの因子化方法を指定するパラメータに従って因子化を
行う。すなわち、中間変数生成処理におけるサブブール
式の抽出は、リテラルを２個以上含むサブブール式を抽
出し、共通項生成処理における共通項の抽出は、リテラ
ルを１個以上含む共通項を抽出し、中間変数生成処理と
共通項生成処理の順序は、因子化前の積和形式のブール
式セット（第３ブール式セット）に対して共通項生成処
理を行って第６ブール式セットを生成し、第６ブール式
セットに対して中間変数生成処理を行う。

第４図は共通項生成結果を示す、ブール式セット４００
は、ブール式セット（第３ブール式セット）３０１にお
いて、出力変数Ｘのブール式からリテラルを１個以上含
む共通項Ａ＋Ｂ、ＥＦ、Ａを順に選択してかっこでくく
り出し、出力変数Ｙのブール式からリテラルを１個以上
含む共通項Ａ＋Ｂ、ＥＦを順に選択してかっこでくくり
出した結果（第６ブール式セット）を示す。

第５図は中間変数生成結果を示す。ブール式セット５０
０は、ブール式セット４００において出力変数Ｘのブー
ル式と出力変数Ｙのブール式に共通な、リテラルを２個
以上含むサブブール式Ｓ：Ａ＋Ｂ、Ｔ＝ＥＦを抽出して
中間変数に置き換えた結果を示す。

ステップ１０４　（Ｉ＝１．１回目）二本ステップは、
ステップ１０３　（Ｉ＝１．１回目）で因子化したブー
ル式セット（第１ブール式セット）の各ブール式につい
て、当該ブール式に対してゲート割当てを行ってブール
式単位のサブ論理回路を生成する。具体的には１本ステ
ップは、当該ブール式の出力変数の極性としてＰ極を選
択した場合とＮ極を選択した場合の両方について当該ブ
ール式に対してゲート割当てを行って二つのブール式単
位のサブ論理回路を生成し、各サブ論理回路の生成ゲー
ト数、当該ブール式の出力変数から当該ブール式の各入
力変数までのゲート段数、当該ブール式の各入力変数の
要求極性（Ｐ極またはＮ極）を求める。ここで、ブール
式に対するゲート割当ては、ゲートテーブル１２２を用
いて、生成されるサブ論理回路がゲート段数最少、この
条件下でゲート数最少になるように行う。

第６図はゲートテーブル例を示す、ゲートテーブル６０
０・は各ゲートの論理機能、ゲート数、ゲート段数、出
力端子の許容ファンアウト数を記述したテーブルであり
、各回路系ごとに用意されている。

第７図はブール式セット（第１ブール式セット）５００
の各ブール式に対するサブ論理回路生成結果を示す、サ
ブ論理回路生成結果７００において、出力変数Ｘのブー
ル式に対するサブ論理回路生成結果を説明する。出力変
数Ｘの極性としてＰ極を選択した場合のサブ論理回路生
成結果７０１は。

生成ゲート数が７、出力変数がＸから入力変数Ａ。

Ｂ、Ｃ，Ｄ、Ｇ、Ｓ、Ｔまでのゲート段数が順に４．５
，３．５　（３と５の二つが存在するが、大きいものを
選択）、２，２，４、最出力側ゲートの許容ファンアウ
ト数が２、入力変数Ａ、Ｂ、Ｃ。

Ｄ、Ｇ、Ｓ、Ｔの要求極性が順にＮ極、Ｎ極、Ｐ極、Ｐ
／Ｎ極、Ｎ極、Ｎ極、Ｐ極である。一方、出力変数Ｘの
極性としてＮ極を選択した場合のサブ論理回路生成結果
７０２は、生成ゲート数が７、出力変数Ｘから入力変数
Ａ、Ｂ、Ｃ，Ｄ、Ｇ、Ｓ。

Ｔまでのゲート段数が順に４．５，３．５　（３と５の
二つが存在するが、大きいものを選択）、２２，４、最
出力側ゲートの許容ファンアウト数が２、入力変数Ａ、
Ｂ、Ｃ，Ｄ、Ｇ、Ｓ、Ｔの要求極性が順にＰ極、Ｐ極、
Ｎ極、Ｐ／Ｎ極、Ｐ極。

Ｐ極、Ｎ極である。

出力変数Ｙ、Ｓ、Ｔの各ブール式に対するサブ論理回路
生成結果も上記と同様にして求める。

ステップ１０５　（Ｉ＝１．１回目）：本ステップは、
ステップ１０４　（Ｉ＝１．１回目）で得られたサブ論
理回路生成結果を用いてファンアウト調整を行う、具体
的には、本ステップは、生成される論理回路の各入力端
子がその許容ファンアウト数を満たし、当該論理回路の
各出力端子と各ブール式の出力変数に対応するサブ論理
回路の最出力側ゲートの出力端子がその要求ファンアウ
ト数を満たし、当該論理回路の入出力端子間のゲート段
数の最大値の増分が最少になり、この条件下で当該論理
回路の生成ゲート数の増分が最少になるようにファンア
ウト調整用のブール式セットを生成し、第１ブール式セ
ットに追加して第２ブール式セットとする。

本実施例では、ファンアウト調整は、ファンアウト調整
用のアンプゲート（入力極性がＰ極、出力極性がＮ極、
許容ファンアウト数が３）を用いて行う０機能ブロック
記述データ２００とサブ論理回路生成結果７００に基づ
き、ブール式セット（第１ブール式セット＞５００のフ
ァンアウト調整方法を説明する。まず、出力変数（出力
端子）Ｘ、Ｙの極性はいずれもＰ極である。このとき、
出力変数Ｓの要求極性はＮ極であるので、出力変数Ｓの
極性としてＮ極を選択する。また、出力変数子の要求極
性はＰ／Ｎ極で、出力変数Ｔのブール式の入力変数（入
力端子）Ｅ、Ｆの極性はいずれもＰ極である。このとき
、出力変数Ｔの要求極性としてＰ極を選択すると、出力
変数Ｔと入力変数Ｅ、Ｆの極性合わせアンプゲートが３
個必要になり、出力変数Ｔの要求極性としてＮ極を選択
すると、出力変数子の極性合わせアンプゲートが］−個
必要になる。そこで、挿入するアンプゲートの個数を最
少にするために、出力変数Ｔの極性としてＮ極を選択す
る１次に、入力変数（入力端子）Ａのファンアウト調整
を行なう、入力変数Ａの極性はＰ極で、許容ファンアウ
ト数は２で、Ｐ極の要求ファンアウト数は２で、Ｎ極の
要求ファンアウト数は１である。そこで、入力変数Ａに
第１アンプゲート裂挿入して第１アンプゲートの出力か
らＮ極のファンアウトを１本取り、第１アンプゲートの
出力に第２アンプゲートを挿入して第２アンプゲートの
出力からＰ極のファンアウトを２本取るという方法でフ
ァンアウト調整を行ない、第１アンプゲートと第２アン
プゲートを生成するためのブール式を生成する０次に、
入力変数（入力端子）Ｂ、Ｃ，Ｄと中間変数Ｔの各々に
ついて、同様にしてファンアウト＊ａを行い、ファンア
ウト調整用のブール式を生成する。ここで、入力変数（
入力端子）Ｅ、Ｆ、Ｇと中間変数Ｓの各々ファンアウト
条件を満たしているので、ファンアウト調整は不要であ
る。最後に、生成したファンアウト調整用のブール式セ
ットを第１ブール式セットに追加して第２ブール式セッ
トとする。

第８図はブール式セット（第１ブール式セット）５００
のファンアウト調整結果を示す。ファンアウト調整後の
ブール式セット（第２ブール式セット）８００において
、ブール式セット８０１はファンアウト調整用のブール
式セットを示す。

ステップ１０６　（Ｉ＝１．１回目）：本ステップは、
ステップ１０５　（Ｉ＝１．１回目）で得られたファン
アウト調整後のブール式セット（第２ブール式セット）
の各ブール式に対してゲート割当てを行って論理回路を
生成する。ここで、ブール式に対するゲート割当ては、
ステップ１０４のサブ論理回路生成と同様に、ゲートテ
ーブル１２２を用いて、生成されるサブ論理回路がゲー
ト段数最少、この条件下でゲート数最少になるように行
う。

第９図はブール式セット（第２ブール式セット）８００
の論理回路生成結果を示す。論理回路生成結果９００に
おいて、ファンアウト調整用のアンプゲート９０１はブ
ール式セット８０１のアンプゲート生成結果を示す。

ステップ１０７　（Ｉ＝１．１回目）二本ステップは、
ステップ１０６　（Ｉ＝１．１回目）で得られた論理回
路の生成論理品質評価を行う、ここで、評価項目は、当
該論理回路の生成ゲート数と当該論理回路の各入出力端
子間のゲート段数である。

第１０図は論理回路生成結果９０　’Ｏの生成論理品質
評価結果を示す。

ステップ１’０８（Ｉ＝１．１回目）：本ステップは、
ステップ１０７　（Ｉ＝１．１回目）で得られた生成論
理品質評価結果と、機能ブロック記述データ内の生成ゲ
ート数条件とゲート段数条件を比較し、当該生成論理品
質がこれらの制約条件を満足して′いるか否かを判定し
、満足していればステップ１１０へ分岐し、そうでなけ
ればステップ１０９へ進む。

生成論理品質評価表１ｏ○０の評価結果は以下のとおり
−である。生成ゲート数は２３で、生成ゲート数条件２
０５で指定された２４以下を満足している。しかし、ゲ
ート段数は６で、ゲート段数条件２０６で指定された５
以下を満足していない。

ここで、ゲート段数が６の入出力端子間のパスはＸ−Ｂ
、Ｘ−Ｄである。したがって、ステップ１０９へ進む。

ステップ１０９　（Ｉ＝１．１回目）二本ステップは、
ステップ１０３　（Ｉ＝１．１回目）で得られた因子化
後のブール式セット（第１ブール式セット）に対して因
子の展開（中間変数に置き換えたサブブール式を元のブ
ール式に戻す中間変数復元処理と、かっこでくくり出し
た共通項を元のブール式に戻す共通項復元処理）を行う
。具体的には、本ステップは、ゲート段数条件を満たさ
ない各入力端子間のパスについて、当該パスを構成して
いるブール式セットを第１ブール式セットから検索し、
検索したブール式セットにおいて因子の展開が可能な最
出力側のブール式から順にブール式を一つ選択し、選択
したブール式において、最出力側から共通項復元処理、
中間変数復元処理のいずれかを１回行い、第１ブール式
セットにおいて因子の展開を行った結果を第１ブール式
セットとする。

生成論理品質評価表１０００において、ゲート段数条件
を満たさない入出力端子間のパスはＸ−ＢとＸ−Ｄであ
り、ブール式セット（第１ブール式セット）５００にお
いて、これらのパスを構成しているブール式セットはい
ずれも出力変数Ｘ。

Ｓ、Ｔのブール式である。そこで、出力変数Ｘのブール
式を選択し、当該ブール式の共通項Ｔについで共通項復
元処理を行い、その結果を第１ブール式セットとする。

第１１図は因子の展開後のブール式セット（第１ブール
式セット）を示す、因子の展開後のブール式セット（第
１ブール式セット）１１００において、ブール式１１０
１は出力変数Ｘのブール式に対して因子の展開（共通項
Ｔの復元）を行った結果を示す。

ステップ１０４　（Ｉ＝１．２回目）二本ステップは、
ステップ１０９で得られたブール式セット（第１ブール
式セット）の各ブール式について、当該ブール式に対し
てゲート割当てを行ってブール式単位のサブ論理回路を
生成する。

第１２図はブール式セット（第１ブール式セット）１１
００の各ブール式に対するサブ論理回路生成結果を示す
。サブ論理回路生成結果１２００において、出力変数Ｘ
のブール式に対するサブ論理回路生成結果を説明する。

出力変数Ｘの極性としてＰ極を選択した場合のサブ論理
回路生成結果１２０１は、生成ゲート数が８、出力変数
Ｘから入力変数ｐ、、Ｂ、　Ｃ，Ｄ、ａ、Ｓ、Ｔまでの
ゲート段数が順に２．３，３，３，２，３，２．最出力
側ゲートの許容ファンアウト数が２、入力変数Ａ、Ｂ、
Ｃ，Ｄ、Ｇ、Ｓ、Ｔの要求極性が順にＮ極、Ｎ極、Ｐ極
、Ｐ／Ｎ極、Ｐ極、Ｐ極、Ｐ極である。一方、出力変数
Ｘの極性としてＮ極を選択した場合のサブ論理回路生成
結果１２０２は、生成ゲート数が８、出力変数Ｘから入
力変数Ａ−，Ｂ。

Ｃ，Ｄ、Ｇ、Ｓ、Ｔまでのゲート段数が順に２゜３．３
，３，２，３，２、最出力側ゲートの許容ファンアウト
数が２、入力変数Ａ、Ｂ、ＣＬ　ｏ。

Ｇ、Ｓ、Ｔの要求極性が順にＰ極、Ｐ極、Ｎ極。

Ｐ／Ｎ極、Ｎ極、Ｎ極、Ｎ極である。なお、第１２図に
おいて、出力変数Ｙ、Ｓ、Ｔの各ブール式に対するサブ
論理回路生成結果は、第７図に示す結果と同一であるの
で省略する。

ステップ１０５　（Ｉ＝１．２回目）：本ステップは、
ステップ１０４　（Ｉ＝１．２回目）で得られたサブ論
理回路生成結果を用いてファンアウト調整を行う。

第１３図はブール式セット（第１ブール式セット）　、
１１００のファンアウト調整結果を示す。ファンアウト
調整後のブール式セット（第２ブール式セット）１３０
０において、ブール式セット１３０１はファンアウト調
整用のブール式セットを示す。

ステップ１０６　（Ｉ＝１．２回目）二本ステップは、
ステップ１０５　（Ｉ＝１．２回目）で得られたファン
アウト調整後のブール式セット（第２ブール式セット）
の各ブール式に対してゲート割当てを行って論理回路を
生成する。

第１４図はブール式セット（第２ブール式セッ）−）１
．３００の論理回路生成結果を示す。論理回路生成結果
１４００において、ファンアウト調整用のアンプゲート
１４０１はブール式セット１３０１のアンプゲート生成
結果を示す。

ステップ１０７　（Ｉ＝１．２回目）二本ステップは、
ステップ１０６　（１＝１．２回目）で得られた論理回
路の生成論理品質評価を行う。

第１５図は論理回路生成結果１４００の生成論理品質評
価結果を示す。

ステップ１．０８（Ｉ＝１．２回目）二本ステップは、
ステップ１０７　（Ｉ＝１．２回目）で得られた生成論
理品質評価結果と、機能ブロック記述データ内の生成ゲ
ート数条件とゲート段数条件を比較し、当該生成論理品
質がこれらの制約条件を満足しているか否かを判定し、
満足していればステップ１１０へ分岐し、そうでなけれ
ばステップ１０９へ進む。

生成論理品質評価表１５００の評価結果は以下のとおり
である。生成ゲート数は２４で、生成ゲート数条件２０
５で指定さ九た２４以下を満足している。また、ゲート
段数は５で、ゲート段数条件２０６で指定された５以下
を満足している。したがってステップ１１０へ分岐する
。

ステップ１１０　（Ｉ＝１）８本ステップは、ステップ
１０６　（Ｉ＝１．２回目）で生成した論理回路を出力
する。

ステップ１１１　（Ｉ＝１）：本ステップは、実行パラ
メータ髪選択する制御変数１と実行パラメータの総数Ｎ
を比較し、Ｉ＜Ｎならばステップ１】２へ進み、そうで
なければステップ１１３へ分岐する。本実施例では、Ｎ
＝２で、Ｉ＝１＜Ｎ＝２であるので、ステップ】１２へ
進む。

ステップ１１２（Ｉ＝１．）：本ステップは、実行パラ
メータを選択する制御変数■に１を加算する。その結果
、Ｉ＝２となる。

ステップ１０２　（Ｉ＝２）：本ステップは、ステップ
１００で入力した真理値表の論理簡約化を行い、論理簡
約化後の真理値表を積和形式のブール式セットに変換す
る。本ステップでは、Ｉ＝２であるので、第２の組の実
行パラメータの論理簡約化方法を指定するパラメータに
従って論理簡約化を行う。すなわち、真理値表の出力変
数単位で論理簡約化を行い、また、各出力変数の極性と
して無条件にＰ極を選択する。これはＩ＝１の場合と同
一であるので、真理値表２０４の論理簡約化結果は第３
図と同一である。

ステップ１０３　（Ｉ＝２）：本ステップは、ステップ
１０２　（Ｉ＝２）で得られたブール式セット（第３ブ
ール式セット）に対して因子化を行う。

本ステップでは、■＝２であるので、第２の組の実行パ
ラメータの因子化方法を指定するパラメータに従って因
子化を行う。すなわち、中間変数生成処理におけるサブ
ブール式の抽出は、リテラルを３個以上含むサブブール
式を抽出し、共通項生成処理における共通項の抽出は、
リテラルを１個以上含む共通項を抽出し、中間変数生成
処理と共通項生成処理の順序は、因子化前の積和形式の
ブール式セット（第３ブール式セット）に対して共通項
生成処理を行って第６ブール式セットを生成し、第６ブ
ール式セットに対して中間変数生成処理を行う。

共通項生成結果は第４図と同一である。

第１６図は中間変数生成結果を示す、ブール式セット４
００において出力変数Ｘのブール式と出力変数Ｙのブー
ル式に共通な、リテラルを３個以上含むサブブール式は
存在しないため、中間変数は生成しない。その結果、中
間変数生成後のブール式セット（第１ブール式セット）
１６００はブール式セット４００と同一になる。

ステップ１０４　（Ｉ＝２）：本ステップは、ステップ
１０３　（Ｉ＝２）で因子化したブール式セット（第１
ブール式セット）の各ブール式について、当該ブール式
に対してゲート割当てを行ってブール式単位のサブ論理
回路を生成する。

第１７図はブール式セット（第１ブール式セット）１６
０ｏの各ブール式に対するサブ論理回路生成結果を示す
。サブ論理回路生成結果１７００において、出力変数Ｘ
のブール式に対するサブ論理回路生成結果を説明する。

出力変数Ｘの極性としてＰ極を選択した場合のサブ論理
回路生成結果１７０１は、生成ゲート数が８．５、出力
変数Ｘから入力変数Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇまでの
ゲート段数が順に４（３と４の二つが存在するが、大き
いものを選択）＝５（３と５の二つが存在するが、大き
いものを選択）、３．５（３と５の二つが存在するが、
大きいものを選択）、２，２゜４、最出力側ゲートの許
容ファンアウト数が２゜入力変数Ａ、Ｂ、Ｃ，Ｄ、Ｅ、
Ｆ、Ｇの要求極性が順にＰ極、Ｐ／Ｎ極、Ｐ極、Ｐ極、
Ｐ極、Ｐ極。

Ｎ極である。一方、出力変数Ｘの極性としてＮ極を選択
した場合のサブ論理回路生成結果１７ｏ２は、生成ゲー
ト数が８．５　、出力変数Ｘから入力変数Ａ、Ｂ、Ｃ，
Ｄ、Ｅ、Ｆ、Ｇまでのゲート段数が順に４（３と４の二
つが存在するが、大きいものを選択）、５（３と５の二
つが存在するが、太きいものを選択）、３．５（３と５
の二つが存在するが、大きいものを選択）、２，２，４
、最出力側ゲートの許容ファンアウト数が２、入力変数
Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇの要求極性が順にＮ極、Ｐ
／Ｎ極、Ｎ極、Ｎ極、Ｎ極、Ｎ極、Ｐ極である。

出力変数Ｙのブール式に対するサブ論理回路生成結果も
上記と同様にして求める。

ステップ１０５　（Ｉ＝２）：本ステップは、ステップ
１０４　（１＝２）で得られたサブ論理回路生成結果を
用いてファンアウト調整を行う。

第１８図はブール式セット（第１ブール式セット）１６
００のファンアウト調整結果を示す。ファンアウト調整
後のブール式セット（第２ブール式セット）１８００に
おいて、ブール式セット１８０１はファンアウト調整用
のブール式セットを示す。

ステップ１０６　（Ｉ＝２）：本ステップは、ステップ
１０５　（Ｉ＝２）で得られたファンアウト調整後のブ
ール式セット（第２ブール式セット）の各ブール式に対
してゲート割当てを行って論−理回路を生成する。

第１９図はブール式セット（第２ブール式セット）１８
００の論理回路生成結果を示す。論理回路生成結果１９
００において、ファンアウト調整用のアンプゲート１９
ｏ１は、ブール式セット１８０１のアンプゲート生成結
果を示す。

ステップ１０７　（Ｉ＝２）：本ステップは、ステップ
１０６　（Ｉ＝２）で得られた論理回路の生成論理品質
評価を行う。

第２０図は論理回路生成結果１９００の生成論理品質評
価結果を示す。

ステップ１０８　（Ｉ＝２）：本ステップは、ステップ
１０７　（Ｉ＝２）で得られた生成論理品質評価結果と
、機能ブロック記述データ内の生成ゲート数条件とゲー
ト段数条件を比較し、当該生成論理品質がこれらの制約
条件を満足しているか否かを判定し、満足していればス
テップ１１０へ分岐し、そうでなければステップ１０９
へ進む。

生成論理品質評価表２０００の評価結果は以下のとおり
である。生成ゲート数は２３で、生成ゲート数条件２０
５で指定された２４以下を満足している。また、ゲート
段数は５で、ゲート段数条件２０６で指定された５以下
を満足している。したがって、ステップ１１０へ分岐す
る。

ステップ１１０　（Ｉ＝２）：本ステップは、ステップ
１０６（Ｉ＝２．）で生成した論理回路を出力する。

ステップ１１１　　（１＝２）：本ステップは、実行パ
ラメータを選択する制御変数１と実行パラメータの総数
Ｎを比較し、Ｉ＜Ｎならばステップ】１２へ進み、そう
でなければステップ１１３へ分岐する。本実施例では、
Ｎ＝２で、Ｉ＝Ｎ＝２であるので、ステップ］１３八分
岐する。

ステップ１１３：本ステップは、各実行パラメータにつ
いて生成した論理回路の生成論理品質を比較し、生成論
理品質条件を満たす論理回路の内で生成ゲート数最少の
論理回路を選択して出力する。

本実施例では、第１の組の実行パラメータについて生成
しまた第１論理回路（■＝］の場合）の生成論理品質は
ゲート数が２４．ゲート段数が５であり、第２の組の実
行パラメータについて生成した第２論理回路（■＝２の
場合）の生成論理品質はゲート数が２３、ゲート段数が
５である。いずれの論理回路も生成ゲート数条件２０５
で指定された２４以下とゲート段数条件２０６で指定さ
れた５以下を満足しており、第２論理回路が第１論理回
路よりゲート数が少ない。そこひ、第２論理回路を選択
し、論理回路ファイル１２１に出力する。

本実施例によれば、機能論理定義データで定義された真
理値表から、生成論理品質定義データで定義さ九た生成
論理品質条件を満たす論理回路を生成することが可能で
ある。

〔発明の効果〕

本発明によれば、論理簡約化の処理方法及び因子化の処
理方法を指定するパラメータを導入し、最適な論理回路
を生成する可能性があるパラメータの組合せをすべて選
択し、各パラメータの組合せについて多段論理生成を行
い、生成しまた名論理回路の生成論理品質を比較し２て
最適な論理回路を選択する方法により、従来より最適な
論理回路の生成がｎ１能である。

【図面の簡単な説明】

第１図は本発明に基づく多段論理生成処理のフローチャ
ート、第２図は機能ブロック記述データと実行パラメー
タセットの説明図、第３図乃至第２０図は多段論理生成
処理の説明図である。 １００−１１３・・・多段論理生成処理ステップ、１２
０−１２１　・・論理ファイル、１２２・・ゲートη 図 Ｙ 番 図 １　Ｙ・（Ａ寸百）（Ｃｆ心）すＥＦ（Ａすり　　　　
　　　ＩＬ−−一−−−＋＋　　　−−Ｊ ４０ρ ８ｋ”＃　’Ｆｋ　ｆｔ４’７−ル４セツ）（’％１１
’ｌｋＡ　セット）遁 図 ５０θ すｒｔ＋室１ぐｌ１Ｎｆ釘−フ′−ル式でット（斎１７
゛−ル八セフトン員 図 １θθ ケ゛−トテーブ゛ル ■ 第 Ｙ　・ Ｓ　（Ｃ，・０２）　ｆＴｒ　（Ｔｏ　＋ＣＩ）拓 囚 覧’、’、　’＝’弯４タア／１”１’−。 箒 ／θ 圀 生成グ°−ト叡Ｘ　２３ ／／／／ 所≧理品Ｖ坊硅 充 ＩＩ 図 ／２ρ０ 中ｒｒ１＄１文ｔ６ｆ灸４７゛−ル入七ット（う６“１
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Claims (1)

1. 【特許請求の範囲】 １、計算機を使用する論理装置の論理設計自動化システ
   ムにおいて、組合せ論理を真理値表で記述した機能論理
   定義データと、当該機能論理定義データから自動生成す
   る論理回路の面積条件、当該論理回路の入出力端子間の
   遅延時間条件、当該論理回路の入出力端子の駆動条件か
   らなる当該論理回路の生成論理品質定義データと、以下
   の第２ステップの処理方法を指定するパラメータと以下
   の第３ステップの処理方法を指定するパラメータの組合
   せを指定した実行パラメータセットを入力する第１ステ
   ップを行い、指定された各実行パラメータについて、当
   該真理値表の論理簡約化（冗長な論理を削除する処理）
   を行って論理簡約化後の真理値表を積和形式のブール式
   セットへ変換する第２ステップと、当該ブール式セット
   の因子化（ブール式間で共通なサブブール式を抽出して
   中間変数に置き換える中間変数生成処理とブール式内の
   共通項を抽出してかっこでくくり出す共通項生成処理）
   を行う第３ステップと、因子化したブール式セットに対
   してゲート割当てを行って論理回路を生成する第４ステ
   ップを順次行い、各実行パラメータについて生成した論
   理回路の生成論理品質を比較して当該生成論理品質条件
   を満たす論理回路の内で面積最少の論理回路を選択する
   第５ステップを行うことを特徴とする論理回路の生成方
   法。 ２、特許請求の範囲第１項において、その生成論理品質
   定義データは、当該論理回路の面積条件として生成ゲー
   ト数を用い、当該論理回路の入出力端子間の遅延時間条
   件としてゲート段数を用い、当該論理回路の入出力端子
   の駆動条件として入力端子の許容ファンアウト数と出力
   端子の要求ファンアウト数を用いる論理回路の生成方法
   。 ３、特許請求の範囲第１項において、その第４ステップ
   は、因子化したブール式セット（第１ブール式セット）
   の各ブール式について、当該ブール式に対してゲート割
   当てを行ってブール式単位のサブ論理回路を生成し、当
   該サブ論理回路の生成ゲート数、当該ブール式の出力変
   数から当該ブール式の各入力変数までのゲート段数、当
   該ブール式の各入力変数の要求極性（Ｐ極またはＮ極）
   を出力する第１ステップと、第１ステップで得られた出
   力情報を使用して、当該論理回路の各入力端子がその許
   容ファンアウト数を満たし、当該論理回路の各出力端子
   と各ブール式の出力変数に対応するサブ論理回路の最出
   力側ゲートの出力端子がその要求ファンアウト数を満た
   すようにファンアウト調整用のブール式セットを生成し
   、第１ブール式セットに追加して第２ブール式セットと
   する第２ステップと、第２ブール式セットの各ブール式
   に対してゲート割当てを行って論理回路を生成する第３
   ステップと、生成した論理回路の生成ゲート数と当該論
   理回路の入出力端子間のゲート段数が当該生成論理品質
   条件を満たすか否かを判定する第４ステップを順次行い
   、当該判定結果が当該生成論理品質条件を満たすならば
   、第３ステップで生成した論理回路を出力する第５ステ
   ップを行い、当該判定結果がゲート数条件を満たし、ゲ
   ート段数条件を満たさないならば、ゲート段数条件を満
   たさない各入出力端子間のパスについて、当該パスを構
   成しているブール式セットを第１ブール式セットから検
   索し、検索したブール式セットから因子の展開（中間変
   数に置き換えたサブブール式を元のブール式に戻す中間
   変数復元処理とかっこでくくり出した共通項を元のブー
   ル式に戻す共通項復元処理）が可能なブール式を一つ選
   択して因子の展開を１回行い、第１ブール式セットにお
   いて因子の展開を行った結果を第１ブール式セットとす
   る第６ステップを行い、第４ステップの判定結果が当該
   生成論理品質条件を満たすようになるまで、第１ステッ
   プから第４ステップまでと第６ステップを繰り返し行う
   論理回路の生成方法。 ４、特許請求の範囲第１項において、その第２ステップ
   の処理方法を指定するパラメータは、論理簡約化の処理
   単位に関して、真理値表の出力変数全体で論理簡約化を
   行う方法と真理値表の出力変数単位で論理簡約化を行う
   方法のいずれかを選択する第１パラメータと、真理値表
   の出力変数の極性の選択に関して、各出力変数について
   、当該出力変数が０になる積項の数と当該出力変数が１
   になる積項の数を比較し、前者が後者以上ならば、当該
   出力変数の極性としてＰ極を選択し、そうでなければ、
   当該出力変数の極性としてＮ極を選択する方法と、各出
   力変数の極性として無条件にＰ極を選択する方法のいず
   れかを選択する第２パラメータからなり、第１パラメー
   タと第２パラメータの組合せを変えた任意の個数の指定
   が可能な論理回路の生成方法。 ５、特許請求の範囲第１項において、その第３ステップ
   の処理方法を指定するパラメータは、中間変数生成処理
   におけるサブブール式の抽出に関して、リテラル（変数
   Ｘに対してリテラルはＸと＠Ｘ＠の二つが存在）を２個
   以上含むサブブール式を抽出する方法とリテラルを３個
   以上含むサブブール式を抽出する方法のいずれかを選択
   する第１パラメータと、共通項生成処理における共通項
   の抽出に関して、リテラルを１個以上含む共通項を抽出
   する方法とリテラルを２個以上含む共通項を抽出する方
   法のいずれかを選択する第２パラメータと、中間変数生
   成処理と共通項生成処理の順序に関して、因子化前の積
   和形式のブール式セット（第３ブール式セット）に対し
   て中間変数生成処理を行って第４ブール式セットを生成
   し、第４ブール式セットに対して共通項生成処理を行っ
   て第５ブール式セットを生成し、第５ブール式セットに
   対して中間変数生成処理を行う方法と、第３ブール式セ
   ットに対して共通項生成処理を行って第６ブール式セッ
   トを生成し、第６ブール式セットに対して中間変数生成
   処理を行う方法のいずれかを選択する第３パラメータか
   らなり、第１パラメータから第３パラメータまでの組合
   せを変えた任意の個数の指定が可能な論理回路の生成方
   法。 ６、特許請求の範囲第３項において、その第１ステップ
   は、第１ブール式セットの各ブール式について、当該ブ
   ール式の出力変数の極性としてＰ極を選択した場合とＮ
   極を選択した場合の両方について当該ブール式に対して
   ゲート割当てを行って二つのブール式単位のサブ論理回
   路を生成し、各サブ論理回路の生成ゲート数、当該ブー
   ル式の出力変数から当該ブール式の各入力変数までのゲ
   ート段数、当該ブール式の各入力変数の要求極性（Ｐ極
   またはＮ極）を出力する論理回路の生成方法。 ７、特許請求の範囲第３項において、その第２ステップ
   は、その第１ステップで得られた出力情報を使用して、
   当該論理回路の各入力端子がその許容ファンアウト数を
   満たし、当該論理回路の各出力端子と各ブール式の出力
   変数に対応するサブ論理回路の最出力側ゲートの出力端
   子がその要求ファンアウト数を満たし、当該論理回路の
   入出力端子間のゲート段数の最大値の増分が最少になり
   、この条件下で当該論理回路の生成ゲート数の増分が最
   少になるようにファンアウト調整用のブール式セットを
   生成し、第１ブール式セットに追加して第２ブール式セ
   ットとする論理回路の生成方法。 ８、特許請求の範囲第３項において、その第６ステップ
   は、ゲート段数条件を満たさない各入力端子間のパスに
   ついて、当該パスを構成しているブール式セットを第１
   ブール式セットから検索し、検索したブール式セットに
   おいて因子の展開が可能な最出力側のブール式から順に
   ブール式を一つ選択し、選択したブール式において、最
   出力側から共通項復元処理、中間変数復元処理のいずれ
   かを１回行い、第１ブール式セットにおいて因子の展開
   を行った結果を第１ブール式セットとする論理回路の生
   成方法。