JPH0411223Y2 - - Google Patents
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- JPH0411223Y2 JPH0411223Y2 JP1126785U JP1126785U JPH0411223Y2 JP H0411223 Y2 JPH0411223 Y2 JP H0411223Y2 JP 1126785 U JP1126785 U JP 1126785U JP 1126785 U JP1126785 U JP 1126785U JP H0411223 Y2 JPH0411223 Y2 JP H0411223Y2
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- recording
- fade
- timer
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- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
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- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【考案の詳細な説明】
〔考案の技術分野〕
本考案はカセツトテープレコーダに関し、さら
に詳言すればタイマー録音時にフエードイン録音
するカセツトテープレコーダに関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a cassette tape recorder, and more particularly to a cassette tape recorder that performs fade-in recording during timer recording.
従来、フエードイン機能を合せ持つたタイマー
録音可能なカセツトテープレコーダはなかつた。
Until now, there has been no cassette tape recorder capable of timer recording that also has a fade-in function.
このため、第2図a,bに示す如くタイマー録
音部とフエードイン部とは別かれていた。すなわ
ち第2図aに示す如くタイマー録音部は、タイマ
ー動作により所定設定時刻に電源回路1の出力が
立上り、この出力の立上りにてタイマー出力生成
部2が低電位出力を発生する。前もつて設定スイ
ツチ5がタイマー録音に設定されていると、操作
キースイツチ入力部3の録音指示入力と再生指示
入力とに低電位出力が供給され、機構動作出力部
4に録音、再生指示信号が供給され、カセツトテ
ープレコーダは録音状態になされる。またフエー
ドイン部は第2図bに示す如くフエードスイツチ
11がオン状態になされた状態で、フエードイン
スイツチ10がオン状態になされると、パルス発
生回路7からユニツトパルスを発生する。このユ
ニツトパルスは積分回路8で積分され、鋸歯状波
電圧に変換されて、電子ボリユーム9に供給さ
れ、入力端からドルビー回路等の雑音低減回路へ
供給される録音入力信号はフエードインされる。 For this reason, the timer recording section and the fade-in section were separated as shown in FIGS. 2a and 2b. That is, as shown in FIG. 2a, in the timer recording section, the output of the power supply circuit 1 rises at a predetermined set time due to the timer operation, and the timer output generating section 2 generates a low potential output at the rise of this output. When the setting switch 5 is previously set to timer recording, a low potential output is supplied to the recording instruction input and the playback instruction input of the operation key switch input section 3, and a recording and playback instruction signal is supplied to the mechanism operation output section 4. is supplied, and the cassette tape recorder is put into recording mode. Further, the fade-in section generates unit pulses from the pulse generating circuit 7 when the fade-in switch 10 is turned on with the fade switch 11 turned on as shown in FIG. 2B. This unit pulse is integrated by an integrating circuit 8, converted into a sawtooth voltage, and supplied to an electronic volume 9. A recording input signal supplied from the input terminal to a noise reduction circuit such as a Dolby circuit is faded in.
しかるに上記した如き従来のテープレコーダに
よるときはタイマー録音とフエードイン機能とは
独立しているため、タイマー録音時、録音開始の
ときにおいて音の立上りが激しく、再生時不快感
を生ずる場合がある問題があつた。 However, when using the conventional tape recorder as described above, the timer recording and fade-in functions are independent, so there is a problem that the sound rises sharply during timer recording and when recording starts, which may cause discomfort during playback. It was hot.
本考案は上記にかんがみなされたもので、上記
の問題を解消して、タイマー録音時にフエードイ
ンがなされ、指示された録音レベルにまで緩かに
立上らせて、従来の欠点を解消したカセツトテー
プレコーダを提供することを目的とする。
The present invention has been developed in consideration of the above problems, and it is a cassette tape that eliminates the drawbacks of the conventional method by fading in during timer recording and gradually rising to the specified recording level. The purpose is to provide a recorder.
第1図は本考案の一実施例の構成を示すブロツ
ク図である。
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
本考案の一実施例において、第2図に示した従
来例と同一構成要素には同一の符号を付して示し
てある。 In one embodiment of the present invention, the same components as in the conventional example shown in FIG. 2 are denoted by the same reference numerals.
本考案の一実施例においては、電源回路1、タ
イマー出力生成部2、操作キースイツチ入力部
3、機構動作出力部4、設定スイツチ5および操
作キースイツチ6の構成は第2図aに示した従来
の場合と同様であり、51は録音設定接点を、61
は録音指示キースイツチを、62は再生指示キー
スイツチを示している。またパルス発生部7、積
分回路8、電子ボリユーム9、フエードインスイ
ツチ10およびフエードスイツチ11の構成は第
2図bに示した従来の場合と同様である。 In one embodiment of the present invention, the configuration of the power supply circuit 1, timer output generation section 2, operation key switch input section 3, mechanism operation output section 4, setting switch 5, and operation key switch 6 is the same as that shown in FIG. 2a. It is the same as in the case, 5 1 is the recording setting contact, 6 1 is the recording setting contact
62 indicates the recording instruction key switch, and 6 2 indicates the playback instruction key switch. Further, the configurations of the pulse generator 7, the integrating circuit 8, the electronic volume 9, the fade-in switch 10, and the fade switch 11 are the same as in the conventional case shown in FIG. 2b.
本考案の一実施例においては、さらにタイマー
出力生成部2の出力をインバータ36に供給して
反転し、インバータ36の出力でフリツプフロツ
プ33をセツトする。フリツプフロツプ33のQ
出力とテープを検出するテープ検出回路32の出
力とをナンドゲート34に供給し、ナンドゲート
34の出力をフエードインスイツチ10の出力と
ともにパルス発生部7に供給する。またナンドゲ
ート34の出力はインバータ35にて反転し、イ
ンバータ35の出力にしてフリツプフロツプ33
をリセツトする。 In one embodiment of the present invention, the output of the timer output generator 2 is further supplied to an inverter 36 for inversion, and the flip-flop 33 is set by the output of the inverter 36. Flip Flop 33 Q
The output and the output of a tape detection circuit 32 for detecting the tape are supplied to a NAND gate 34, and the output of the NAND gate 34 is supplied to the pulse generator 7 together with the output of the fade-in switch 10. Further, the output of the NAND gate 34 is inverted by an inverter 35 and output from the flip-flop 33.
Reset.
上記の如く構成された本考案の一実施例の作用
について説明する。 The operation of one embodiment of the present invention configured as described above will be explained.
タイマー動作により所定設定時刻に電源回路1
の出力が立上る。この立上り出力にてタイマー出
力生成部2は低電位出力を発生する。いま前もつ
て設定スイツチ5によりタイマー録音に設定され
ていると操作キースイツチ入力部3の録音指示入
力と再生指示入力とに低電位出力が供給され、機
構動作出力部4に録音、再生指示信号が供給さ
れ、カセツトテープレコーダは録音状態になされ
る。 Power supply circuit 1 is turned on at a predetermined time by timer operation.
The output rises. At this rising output, the timer output generation section 2 generates a low potential output. If timer recording has been previously set by the setting switch 5, a low potential output is supplied to the recording instruction input and the playback instruction input of the operation key switch input section 3, and a recording and playback instruction signal is supplied to the mechanism operation output section 4. is supplied, and the cassette tape recorder is put into recording mode.
タイマー出力生成部2から出力された低電位出
力はインバータ36によつて反転され、フリツプ
フロツプ33をセツトする。この結果、ナンドゲ
ート34へ高電位出力が入力される。一方、録音
状態がなされて駆動されたカセツトテープがリー
ダ部分のときはテープ検出回路32は低電位出力
を発生し、ナンドゲート34へ入力される。従つ
て、カセツトテープがリーダテープ部分のときは
ナンドゲート34の出力は高電位であり、パルス
発生部7へ影響を与えず、電子ボリユーム9は最
も絞られた状態にある。 The low potential output from the timer output generator 2 is inverted by the inverter 36 and sets the flip-flop 33. As a result, a high potential output is input to the NAND gate 34. On the other hand, when the cassette tape driven in the recording state is the leader section, the tape detection circuit 32 generates a low potential output, which is input to the NAND gate 34. Therefore, when the cassette tape is the leader tape portion, the output of the NAND gate 34 is at a high potential, does not affect the pulse generator 7, and the electronic volume 9 is in the most narrowed state.
リーダ部分が終了するとテープ検出回路32は
高電位出力を発生し、ナンドゲート34の出力は
低電位となる。このときにフエードスイツチ11
がオン状態になされているときはナンドゲート3
4の出力により、フエードインスイツチ10がオ
ン状態になされた場合と同様になり、パルス発生
部7はユニツトパルスを発生する。このユニツト
パルスは積分回路8において積分されて鋸歯状波
に変換され、電子ボリユーム9の入出力減衰比は
順次減少させられて入力端からドルビー回路等の
雑音低減回路へ供給される録音入力信号はフエー
ドインされて行く。 When the leader section ends, the tape detection circuit 32 generates a high potential output, and the output of the NAND gate 34 becomes a low potential. At this time, fade switch 11
When is turned on, Nand Gate 3
4, the fade-in switch 10 is turned on, and the pulse generator 7 generates a unit pulse. This unit pulse is integrated in the integrating circuit 8 and converted into a sawtooth wave, and the input/output attenuation ratio of the electronic volume 9 is sequentially decreased, and the recording input signal is supplied from the input terminal to a noise reduction circuit such as a Dolby circuit. It's faded in.
またナンドゲート34の出力はインバータ35
により反転されて、ナンドゲート34の低電位出
力の発生により、すなわちフエードインの指示に
よりフリツプフロツプ33はリセツトされる。 Also, the output of the NAND gate 34 is connected to the inverter 35.
The flip-flop 33 is reset by the generation of the low potential output of the NAND gate 34, that is, by the fade-in instruction.
以上説明した本考案の一実施例においてはタイ
マー録音時の録音入力のフエードインについて説
明したが、再生音およびタイマー再生時の再生出
力を同様にフエードインするようにすることもで
きる。 In the above-described embodiment of the present invention, the fade-in of the recording input during timer recording has been explained, but it is also possible to similarly fade in the playback sound and the playback output during timer playback.
以上説明した如く本考案によればタイマー録音
時の録音入力がフエードインされるようにしたた
め、録音開始時の大入力による不快な音の発生は
抑えられる。
As explained above, according to the present invention, since the recording input during timer recording is faded in, the generation of unpleasant sounds due to a large input at the start of recording can be suppressed.
第1図は本考案の一実施例の構成を示すブロツ
ク図、第2図aおよびbは従来例の構成を示すブ
ロツク図である。
1……電源回路、2……タイマー出力生成部、
3……操作キースイツチ入力部、5……設定スイ
ツチ、7……パルス発生部、8……積分回路、9
……電子ボリユーム、32……テープ検出回路、
33……フリツプフロツプ。
FIG. 1 is a block diagram showing the structure of an embodiment of the present invention, and FIGS. 2a and 2b are block diagrams showing the structure of a conventional example. 1...Power supply circuit, 2...Timer output generation section,
3...Operation key switch input section, 5...Setting switch, 7...Pulse generation section, 8...Integrator circuit, 9
...Electronic volume, 32...Tape detection circuit,
33...Flip-flop.
Claims (1)
にパルス出力を発生するパルス発生手段と、磁気
テープの録音可能部分を検出する磁気テープ検出
手段と、パルス発生手段からの発生出力および磁
気テープ検出手段からの発生出力により動作する
フエードイン手段とを備えたことを特徴とするカ
セツトテープレコーダ。 In a cassette tape recorder, a pulse generating means generates a pulse output when the power is turned on, a magnetic tape detecting means detects a recordable portion of the magnetic tape, and a generated output from the pulse generating means and a generated output from the magnetic tape detecting means are used. A cassette tape recorder comprising a fade-in means that operates.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1126785U JPH0411223Y2 (en) | 1985-01-31 | 1985-01-31 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1126785U JPH0411223Y2 (en) | 1985-01-31 | 1985-01-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61130034U JPS61130034U (en) | 1986-08-14 |
JPH0411223Y2 true JPH0411223Y2 (en) | 1992-03-19 |
Family
ID=30493230
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1126785U Expired JPH0411223Y2 (en) | 1985-01-31 | 1985-01-31 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0411223Y2 (en) |
-
1985
- 1985-01-31 JP JP1126785U patent/JPH0411223Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS61130034U (en) | 1986-08-14 |
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