JPH04112217A - Output circuit - Google Patents
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- JPH04112217A JPH04112217A JP23211590A JP23211590A JPH04112217A JP H04112217 A JPH04112217 A JP H04112217A JP 23211590 A JP23211590 A JP 23211590A JP 23211590 A JP23211590 A JP 23211590A JP H04112217 A JPH04112217 A JP H04112217A
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- 230000005669 field effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特に出力電流をきめ細かく切
換える事が可能な出力回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an output circuit, and particularly to an output circuit capable of finely switching output current.
従来、この種の出力電流切換えは、複数用意された出力
トランジスタを１個、２個・・・ｎ個と導通させていく
事により（第２図）、またそれぞれ抵抗値が異なる抵抗
を接続した出力トランジスタを順々に導通させていく事
により（第３図）実現していた。Conventionally, this type of output current switching was achieved by connecting one, two, etc. of multiple output transistors (Figure 2), or by connecting resistors with different resistance values. This was achieved by sequentially turning on the output transistors (Figure 3).
第２図において、従来の出力回路の一例は、Ｐチャンネ
ル出力トランジスタＴ４１．Ｔ４２゜・・・、Ｔ４ｎが
並列接続され、これら各トランジスタのゲートに入力端
子１１＋Ｉ２＋・・・Ｉ、を接続し、ＡＮＤゲート８を
介してＮチャンネル出力トランジスタ５１のゲートに接
続し、前記出力トランジスタＴ４１．・・・、Ｔ４ｎの
ソースを共通接続して出力端子Ｏとなし、ドレインを共
通接続して電源ＶＤＤに接続し、出力トランジスタ５１
のドレインを出力端子Ｏに、ソースを電源ＶＳＳに接続
している。In FIG. 2, an example of a conventional output circuit includes P-channel output transistors T41. T42°..., T4n are connected in parallel, and the input terminals 11+I2+...I are connected to the gates of these transistors, and connected to the gate of the N-channel output transistor 51 via the AND gate 8, and the output transistors T41. ..., the sources of T4n are commonly connected to form the output terminal O, the drains are commonly connected to the power supply VDD, and the output transistor 51
Its drain is connected to the output terminal O, and its source is connected to the power supply VSS.
第３図において、従来の出力回路の他側は、第２図の回
路に、抵抗Ｒ，，Ｒ２，・・・２Ｒｏを付加した回路で
ある。In FIG. 3, the other side of the conventional output circuit is a circuit in which resistors R, , R2, . . . , 2Ro are added to the circuit in FIG. 2.
前述した従来の出力回路では、きめ細かい電流切換えを
実現すべく出力回路を構成した場合、出力トランジスタ
を数多く用意する必要があり、コスト的に不利となる。In the conventional output circuit described above, when the output circuit is configured to realize fine current switching, it is necessary to prepare a large number of output transistors, which is disadvantageous in terms of cost.
又、出力トランジスタの数を制限すると、きめ細かい電
流切換えが実現されず、製品の満足すべく機能を果さな
いという欠点がある。Furthermore, if the number of output transistors is limited, fine current switching cannot be realized, and the product cannot perform its functions satisfactorily.
本発明の目的は、前記欠点を解決すべく、きめ細かい出
力電流切換えを経済的に実現する出力回路を提供するこ
とにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an output circuit that economically realizes fine output current switching in order to solve the above-mentioned drawbacks.
本発明の出力回路の構成は、電圧切換え回路と、前記電
圧切換え回路の第１．第２の出力にそれぞれ接続される
第１．第２の出力トランジスタの直列体と、前記第１．
第２の出力トランジスタの共通接続点に接続される出力
端子と、前記電圧切換え回路の出力電圧を切り換える信
号を出力するデコーダと、前記デコーダに接続される入
力端子とを具備したことを特徴とする。The configuration of the output circuit of the present invention includes a voltage switching circuit and a first output circuit of the voltage switching circuit. the first . a series body of second output transistors;
It is characterized by comprising an output terminal connected to a common connection point of the second output transistor, a decoder outputting a signal for switching the output voltage of the voltage switching circuit, and an input terminal connected to the decoder. .
〔実施例〕
次に本発明を図面を参照して説明する。第１図は本発明
の一実施例の出力回路を示す回路図である。第１図にお
いて本実施例は、定電流源１の一端を第一の電源■０．
に接続し、他端をＭＯ８電界効果トランジスタ（ＭＯＳ
ＦＥＴ）Ｔ１０のゲートとトレインとに接続する。更に
、ＭＯＳＦＥＴ Ｔ１０のゲートとドレインとに、ＭＯ
ＳＦＥＴ Ｔ １１〜Ｔ １ ｎのそれぞれのゲートを
接続し、カレントミラー回路を構成する。ＭＯＳＦＥＴ
Ｔ １０〜Ｔ １ ｎのソースは、第２の電源ｖｓ
ｓにそれぞれ接続する。[Example] Next, the present invention will be explained with reference to the drawings. FIG. 1 is a circuit diagram showing an output circuit according to an embodiment of the present invention. In FIG. 1, in this embodiment, one end of the constant current source 1 is connected to the first power source ■0.
and connect the other end to an MO8 field effect transistor (MOS).
FET) Connected to the gate and train of T10. Furthermore, the gate and drain of MOSFET T10 are connected to MOSFET T10.
The gates of SFETs T 11 to T 1 n are connected to form a current mirror circuit. MOSFET
The sources of T 10 to T 1 n are connected to the second power supply vs.
Connect to s respectively.
ＭＯＳＦＥＴ Ｔｌ １のドレインは、ＭＯ８ＦＥＴＴ
２１（Ｄソー７、に接続し、同様１ｃＭＯ８ＦＥＴＴｌ
２．−、Ｔｌｎのドレインを、ＭＯ３ＦＥＴＴ２２．
・・・、Ｔ２ｎのそれぞれのソースに接続する。ＭＯＳ
ＦＥＴ Ｔ２１〜Ｔ２ｎは、スイッチとして作用し、そ
れぞれのドレインを接続し、負荷回路２の一端及び安定
化回路３に接続する。負荷回路２の他端は第１の電源Ｖ
ＤＤに接続する。ＭＯ８ＦＥＴＴ２１〜２ｎのそれぞれ
のゲートは、デコーダ７の圧力にそれぞれ接続され、デ
コーダ７の入力信号は入力端チエ、〜工。から入力され
る。安定化回路３の出力は、第１の出力トランジスタ４
１のケートに接続し、第１の出力トランジスタ４１のソ
ースは第一の電源ＶＤＤに、ドレインは出力端子○及び
第２の出力トランジスタ５１のドレインにそれぞれ接続
される。第２の比カトランジスタ５１のソースは第２の
電源Ｖ８．に、ゲートはＮＯＲゲート６の出力に接続さ
れる。ＮＯＲゲート６の入力は、デコーダ７の出力にそ
れぞれ接続する。The drain of MOSFET Tl 1 is MO8FET
21 (connected to D so 7, same 1c MO8FET Tl
2. -, the drain of Tln is connected to MO3FET T22.
. . . are connected to the respective sources of T2n. M.O.S.
The FETs T21 to T2n act as switches and connect their respective drains to one end of the load circuit 2 and the stabilizing circuit 3. The other end of the load circuit 2 is connected to the first power supply V
Connect to DD. The respective gates of MO8FET T21 to 2n are connected to the pressure of the decoder 7, respectively, and the input signal of the decoder 7 is input to the input terminals. Input from The output of the stabilizing circuit 3 is connected to the first output transistor 4
The source of the first output transistor 41 is connected to the first power supply VDD, and the drain is connected to the output terminal ○ and the drain of the second output transistor 51, respectively. The source of the second ratio transistor 51 is connected to the second power supply V8. , the gate is connected to the output of NOR gate 6. The inputs of the NOR gates 6 are respectively connected to the outputs of the decoders 7.
本実施例において、デコーダ７の入力信号を入力端子１
１＋ Ｉ２＋・・・工。で任意に選択する事により、デ
コーダ７の出力信号を変化し、出力信号がＶＤゎレベル
の場合それぞれの圧力に接続されているＭＯ８ＦＥＴＴ
２１〜Ｔ２ｎを導通状態とし、定電流源１に流れる定電
流１０に対し、選択されるＭＯＳＦＥＴ Ｔ １１〜Ｔ
１ ｎのＭＯＳＦＥＴ ＴＩＯに対する形状比に相当
する定電流ｉ＋ｔ〜１１゜を負荷回路２に流す事ができ
る。負荷回路２より発生するそれぞれの定電流に応じた
電圧を、安定化回路３を介し第１の出力トランジスタ４
１のゲートに印加する。かくして、入力端子Ｉｌｌ〜Ｉ
ｌｎを任意に選択する事により、第１の出力トランジス
タ４１のゲート電圧を変化し、出力電流をきめ細がく切
り換える事が可能となる。また、ＭＯＳＦＥＴ Ｔｌ
１〜Ｔｉｎのいずれも選択されない場合は第２のｄ力ト
ランジスタ５１が導通状態となり、圧力端子０は第２の
電源電圧ｖ６．が出力される。In this embodiment, the input signal of the decoder 7 is input to the input terminal 1.
1+ I2+...Eng. By arbitrarily selecting , the output signal of decoder 7 is changed, and when the output signal is at VDゎ level, the MO8FET connected to each pressure is changed.
21 to T2n are in a conductive state, and MOSFETs T11 to T2n are selected for the constant current 10 flowing through the constant current source 1.
A constant current i+t~11° corresponding to the shape ratio of MOSFET TIO of 1n can be passed through the load circuit 2. A voltage corresponding to each constant current generated from the load circuit 2 is transmitted to the first output transistor 4 via the stabilization circuit 3.
1 gate. Thus, the input terminals Ill-I
By arbitrarily selecting ln, it is possible to change the gate voltage of the first output transistor 41 and finely switch the output current. Also, MOSFET Tl
1 to Tin is not selected, the second d-force transistor 51 becomes conductive, and the pressure terminal 0 is set to the second power supply voltage v6. is output.
以上説明したように、本発明は、第１の出力トランジス
タのゲートに接続される電圧切換え回路の出力電圧を変
化させ、第１の出力トランジスタの電流駆動能力を変化
させる事により、経済的にかつきめ細かく出力電流を切
換えることができる効果がある。As explained above, the present invention changes the output voltage of the voltage switching circuit connected to the gate of the first output transistor, and changes the current drive capability of the first output transistor, thereby achieving an economical and This has the effect of being able to finely switch the output current.
第１図は本発明の一実施例の出力回路を示す回路図、第
２図、第３図はいずれも従来の電流切換え可能な出力回
路の回路図である。
１・・・・・定電流源、２・・・・・・負荷回路、３・
・・・・安定化回路、Ｔ ４ ’１〜Ｔ４ｎ・・・・・
出力トランジスタ（ＰチャンネルＦＥＴ）、５１〜５ｎ
・・・・・出力トランジスタ（ＮチャンネルＦＥＴ）、
６・ Ｎ。
Ｒゲート、７・・・・・・テコーグ、８・・・ＡＮＤゲ
ート、９・・・・・電圧切換え回路、ＴＩＯ〜Ｔｉｎ・
・・・ＮチャンネルＦＥＴ、Ｔ２１〜Ｔ２ｎ・・・・・
ＮチャンネルＦＥＴ、Ｒ＋〜Ｒ，・・・・・抵抗、■、
〜１．・・・・・・入力端子、○・・・・・・出力端子
。
代理人 弁理士 内 原 晋FIG. 1 is a circuit diagram showing an output circuit according to an embodiment of the present invention, and FIGS. 2 and 3 are circuit diagrams of conventional current-switchable output circuits. 1...constant current source, 2...load circuit, 3...
...Stabilization circuit, T4'1~T4n...
Output transistor (P channel FET), 51~5n
...output transistor (N-channel FET),
6.N. R gate, 7...Tekog, 8...AND gate, 9...Voltage switching circuit, TIO~Tin・
...N channel FET, T21~T2n...
N-channel FET, R+~R,...Resistance, ■,
~1. ...Input terminal, ○...Output terminal. Agent Patent Attorney Susumu Uchihara
Claims (1)
出力にそれぞれ接続される第１、第２の出力トランジス
タの直列体と、前記第１、第２の出力トランジスタの共
通接続点に接続される出力端子と、前記電圧切換え回路
の出力電圧を切り換える信号を出力するデコーダと、前
記デコーダに接続される入力端子とを具備したことを特
徴とする出力回路。a voltage switching circuit, a series body of first and second output transistors connected to the first and second outputs of the voltage switching circuit, respectively, and a common connection point of the first and second output transistors; 1. An output circuit comprising: an output terminal for switching the output voltage of the voltage switching circuit; a decoder for outputting a signal for switching the output voltage of the voltage switching circuit; and an input terminal connected to the decoder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23211590A JPH04112217A (en) | 1990-08-31 | 1990-08-31 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23211590A JPH04112217A (en) | 1990-08-31 | 1990-08-31 | Output circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04112217A true JPH04112217A (en) | 1992-04-14 |
Family
ID=16934244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23211590A Pending JPH04112217A (en) | 1990-08-31 | 1990-08-31 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04112217A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1184870A1 (en) * | 2000-08-09 | 2002-03-06 | Infineon Technologies AG | Electronic driving circuit for memory word lines and memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789307A (en) * | 1980-11-26 | 1982-06-03 | Hitachi Ltd | Digital-analogue converting device |
| JPH0294920A (en) * | 1988-09-30 | 1990-04-05 | Seiko Epson Corp | Digital/analog converter |
-
1990
- 1990-08-31 JP JP23211590A patent/JPH04112217A/en active Pending
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| US6501686B2 (en) | 2000-08-09 | 2002-12-31 | Infineon Technologies Ag | Electronic driver circuit for word lines in a memory matrix, and memory apparatus |
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