JPH04101463A - Manufacture of semiconductor nonvolatile memory - Google Patents
Manufacture of semiconductor nonvolatile memoryInfo
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- JPH04101463A JPH04101463A JP21978690A JP21978690A JPH04101463A JP H04101463 A JPH04101463 A JP H04101463A JP 21978690 A JP21978690 A JP 21978690A JP 21978690 A JP21978690 A JP 21978690A JP H04101463 A JPH04101463 A JP H04101463A
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Landscapes
- Non-Volatile Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気的書き込み・消去が可能な半導体不揮発
性メモリ、ずなわち、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ
ａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ ）、特に電気的−括
消去型（フラッシュ型）ＥＥＰＲＯＭにおけるメモリセ
ルの製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor non-volatile memory that can be electrically written and erased, that is, an EEPROM (Electric
al Erasable Programmable
The present invention relates to a method of manufacturing a memory cell in a read-only memory (read-only memory), particularly in an electrically bulk erase type (flash type) EEPROM.
本発明は、多結晶シリコン電極上のシリコン酸化膜とシ
リコン窒化膜からなる積層構造絶縁膜を消去絶縁膜とし
て用いる、電気的書き込み・消去が可能な半導体不揮発
性メモリにおいて、フローティングゲート電極として用
いられている、前記多結晶シリコン電極の急峻な段差を
利用して、ステップカバレッジの悪い金属を堆積するこ
とでコントロールゲート電極とイレーズゲート電極を一
度に形成することにより、メモリセルの高集積化の実現
可能とした。The present invention is an electrically writable/erasable semiconductor nonvolatile memory that uses a laminated structure insulating film made of a silicon oxide film and a silicon nitride film on a polycrystalline silicon electrode as an erase insulating film, and is used as a floating gate electrode. The control gate electrode and the erase gate electrode are formed at the same time by depositing a metal with poor step coverage by utilizing the steep steps of the polycrystalline silicon electrode, thereby achieving high integration of memory cells. made possible.
第２図は、従来のフラノンユＥＥＰＲＯＭのメモリセル
の断面構造図である。このメモリセルでは、例えばＰ型
シリコンからなる半導体基板１０１の表面部分に、隣接
するメモリセル同士を電気的に分離するために、フィー
ルド絶縁膜１０２が形成されている。そして、フィール
ド絶縁膜１０２に囲まれた半導体基板１の能動領域上に
、Ｎ゛型のソース・トレイン領域（図示せず）設けられ
ており、このソース ドレイン領域に挟まれた領域上に
、シリコン酸化膜のゲート絶縁膜１０３が形成されてい
る。そして、このゲート絶縁膜１０３を介して多結晶シ
リコンからなるフローティングデー１−電極１０４が設
けられている。また、フィールド絶縁膜】０２上には多
結晶シリコンからなるイレーズゲート電極１０５が形成
され、フローティングゲート電極１０４の端部に、多結
晶シリコン熱酸化膜１０６と化学気相成長（ＬＰＧＶＤ
）法によるシリコン窒化膜１０７．そしてシリコン窒化
膜１０７の熱酸化により形成されるシリコン酸化膜１０
８からなる、消去用絶縁膜として形成された三層構造絶
縁膜１０９を介して対向するように接している。さらに
フローティングゲート電極１０４上に、容量絶縁膜１１
０を介して多結晶シリコンからなるコントロールゲート
電極１１１が設けられている。FIG. 2 is a cross-sectional structural diagram of a memory cell of a conventional flannonite EEPROM. In this memory cell, a field insulating film 102 is formed on the surface of a semiconductor substrate 101 made of, for example, P-type silicon in order to electrically isolate adjacent memory cells from each other. An N-type source/train region (not shown) is provided on the active region of the semiconductor substrate 1 surrounded by the field insulating film 102, and a silicon layer is provided on the region sandwiched between the source and drain regions. A gate insulating film 103 made of an oxide film is formed. A floating electrode 104 made of polycrystalline silicon is provided via this gate insulating film 103. Furthermore, an erase gate electrode 105 made of polycrystalline silicon is formed on the field insulating film 02, and a polycrystalline silicon thermal oxide film 106 and a chemical vapor deposition (LPGV) film are formed on the ends of the floating gate electrode 104.
) Silicon nitride film 107. A silicon oxide film 10 is formed by thermal oxidation of the silicon nitride film 107.
8 and are in contact with each other so as to face each other via a three-layer structure insulating film 109 formed as an erasing insulating film. Furthermore, a capacitive insulating film 11 is formed on the floating gate electrode 104.
A control gate electrode 111 made of polycrystalline silicon is provided through the control gate electrode 111 .
上記で述べたように、従来のフラッシュＥＥＰＲＯＭに
おいて、多結晶シリコンからなるコントロールゲート電
極とイレーズゲート電極をフォトエツチング工程により
形成された場合、フォト工程のずれ、エツチング工程の
ばらつきを考慮して設計されるため、メモリの高集積化
が難しいという課題があった。As mentioned above, in conventional flash EEPROMs, when the control gate electrode and erase gate electrode made of polycrystalline silicon are formed by a photo-etching process, the design takes into account deviations in the photo-process and variations in the etching process. Therefore, there was a problem that it was difficult to achieve high integration of memory.
以上の課題を解決するために、本発明ではフローティン
グゲート電極としての多結晶シリコンの急峻な段差を利
用して、ステップカバレッジの悪い金属を堆積すること
により、コントロールゲート極とイレーズゲ−１・電極
を一度に形成した。In order to solve the above problems, the present invention utilizes the steep steps of polycrystalline silicon as a floating gate electrode to deposit a metal with poor step coverage, thereby forming a control gate electrode and an erase gate 1/electrode. Formed at once.
上記のごとく、フローティングゲート電極としての多結
晶シリコン上において、電荷の消去を行う場合、高集積
化に大きく寄与する要因として、コントロールゲート電
極とイレーズゲート電極の形成方法がある。従来のよう
に、フォトエツチング工程を用いると、フォト工程のず
れ、エツチング工程のばらつき等を考慮しなければなら
ない。As described above, when erasing charges on polycrystalline silicon as a floating gate electrode, the method of forming the control gate electrode and the erase gate electrode is a factor that greatly contributes to higher integration. When a photo-etching process is used as in the conventional method, it is necessary to take into consideration deviations in the photo-process, variations in the etching process, and the like.
そのため、半導体素子微細化の際に問題となる段差を逆
用することにする。すなわち、あらかしめ、コントロー
ルゲートとイレーズゲートが形成される領域に大きな段
差を設けておく。次に、この段差をカバーできない程度
にステップカバレッジの悪い金属を堆積させる。すると
、コントロールゲートとイレーズゲートは、段差の上下
で段切れを起こすので、フォトエツチング工程を用いる
ことにより、はるかに狭い間隔で分離・形成することが
可能である。Therefore, we decided to take advantage of the step difference, which is a problem when miniaturizing semiconductor devices. That is, in advance, a large step is provided in the region where the control gate and erase gate are to be formed. Next, a metal with poor step coverage is deposited to the extent that it cannot cover this step difference. Then, the control gate and the erase gate will break off at the top and bottom of the step, so by using a photo-etching process, it is possible to separate and form them at a much narrower interval.
以下に、本発明の実施例を図面に基づいて詳細に説明す
る。第１図は、本発明に係るフラッシュＥＥＦＲＯＭの
メモリセルのチャネル幅方向からみた時の形成工程を示
した図である。Embodiments of the present invention will be described in detail below based on the drawings. FIG. 1 is a diagram showing the formation process when viewed from the channel width direction of a memory cell of a flash EEFROM according to the present invention.
まず始めに、例えばＰ型シリコンからなる半導体基板１
の表面部分に、隣接するメモリセル同士を電気的に分離
するために、フィールド絶縁膜２が形成されている（第
１図（Ａｔ）。この時、このフィールド絶縁膜２のバー
ズビークの傾斜は、フローイングゲートの多結晶シリコ
ンでは段切れが起こらないが、後のコントロールゲート
・イレーズゲートを形成するステップカバレッジの悪い
金属では段切れを起こすような角度をもっていることが
必要である。First of all, a semiconductor substrate 1 made of, for example, P-type silicon.
A field insulating film 2 is formed on the surface of the field insulating film 2 in order to electrically isolate adjacent memory cells from each other (Fig. 1 (At). At this time, the slope of the bird's beak of the field insulating film 2 is as follows. Step breakage does not occur in the polycrystalline silicon of the flowing gate, but metal with poor step coverage, which will later form the control gate and erase gate, must have an angle that will cause step breakage.
そして、フィールド絶縁膜２に囲まれた半導体基板１の
能動領域上に、Ｎ゛型のソース・ドレイン領域（図示せ
ず）設けられており、このソース・ドレイン領域に挟ま
れた領域上に、シリコン酸化膜のゲート絶縁膜３が形成
されている。そして、このゲート絶縁膜３を介して多結
晶シリコンからなるフローティングゲート電極４が設け
られている（第１図０）６
また、フローティングゲート電極４をフォトエツチング
工程によりパターニングした後、多結晶シリコンの熱酸
化により形成される薄い第１のシリコン酸化膜５を形成
する。さらに、ＬＰＣＶＤ法により薄いシリコン窒化膜
６を堆積する。そして、この薄いシリコン窒化膜６を熱
酸化して薄い第２のシリコン酸化膜７を形成する（第１
図（０）。N-type source/drain regions (not shown) are provided on the active region of the semiconductor substrate 1 surrounded by the field insulating film 2, and on the region sandwiched between the source/drain regions, A gate insulating film 3 of silicon oxide film is formed. A floating gate electrode 4 made of polycrystalline silicon is provided through this gate insulating film 3 (FIG. 10) 6 Also, after patterning the floating gate electrode 4 by a photo-etching process, a polycrystalline silicon film is formed. A thin first silicon oxide film 5 is formed by thermal oxidation. Furthermore, a thin silicon nitride film 6 is deposited by the LPCVD method. Then, this thin silicon nitride film 6 is thermally oxidized to form a thin second silicon oxide film 7 (first
Figure (0).
さらに、金属スパッタ法、もしくは金属ＣＶＤ法を用い
て、ステノプ力ハレノジの悪い金属、たとえばアルミニ
ウムを堆積し、前記フローティングゲート電極４上に容
量絶縁膜８を介して、大きな面積の領域上にコントロー
ルゲート電極９を、小さな面積の領域上にイレーズゲー
ト電極１０を作成する（第１図０）。Furthermore, a metal with poor stenop resistance, such as aluminum, is deposited using a metal sputtering method or a metal CVD method, and a control gate is formed on a large area by depositing a metal such as aluminum on the floating gate electrode 4 via a capacitive insulating film 8. An erase gate electrode 10 is formed on a small area of the electrode 9 (FIG. 10).
本実施例では、ステノプ力ハレソジの悪い金属として、
アルミニウムを挙げたが、その場合、層間絶縁膜はアル
ミニウムの融点を越えずに形成できる膜、たとえばＰ
Ｉ Ｑ、 Ｋａｐｔｏｎ（（ｌｕｐｏｎｔ）を用いなけ
ればならない。In this example, metals with poor stenop force resistance are
Aluminum is mentioned above, but in that case, the interlayer insulating film is a film that can be formed without exceeding the melting point of aluminum, such as P.
IQ, Kapton ((lupont) must be used.
以上の説明したように、あらかじめコントロールゲート
とイレーズゲートが形成される領域に大きな段差を設け
ておくことにより、この段差をカバーできない程度にス
テンプカバレソジの悪い金属を堆積させる。すると、コ
ントロールゲートとイレーズゲ−１・は、段差の上下で
段切れを起こすので、フォトエソチング工程を用いるこ
とにより、はるかに狭い間隔で分離・形成することが可
能であり、高集積化が実現できる。As explained above, by providing a large step in advance in the region where the control gate and erase gate are to be formed, metal with poor stamp coverage is deposited to such an extent that the step cannot be covered. As a result, the control gate and erase gate 1 will break off at the top and bottom of the step, so by using a photolithography process, it is possible to separate and form them at much narrower intervals, achieving higher integration. can.
第１図は本発明に係るフラッシュＥＥＦＲＯＭのメモリ
セルの形成工程を示した図である。第２図は従来のフラ
ッシュＥＥＰＲＯＭのメモリセルの断面構造図である。
半導体基板
フィールドｉ１１！ｌ縁膜
ゲート絶縁膜
フローティングゲート電極
第１の薄いシリコン酸化膜
薄いシリコン窒化膜
・第２の薄いシリコン酸化膜
８・・・容量絶縁膜
９・・・コントロールゲート電極
］０・・・イレーズゲート電極
以上
出願人 セイコー電子工業株式会社
代理人 弁理士 林 敬 之 助FIG. 1 is a diagram showing a process for forming a memory cell of a flash EEFROM according to the present invention. FIG. 2 is a cross-sectional structural diagram of a memory cell of a conventional flash EEPROM. Semiconductor substrate field i11! l Edge film Gate insulating film Floating gate electrode First thin silicon oxide film Thin silicon nitride film/Second thin silicon oxide film 8... Capacitive insulating film 9... Control gate electrode] 0... Erase gate electrode Applicant: Seiko Electronic Industries Co., Ltd. Representative: Patent Attorney: Keinosuke Hayashi
Claims (1)
の電荷のやりとりを行うために設けられた絶縁膜が、シ
リコン酸化膜およびシリコン窒化膜からなる積層構造絶
縁膜で構成されている半導体不揮発性メモリにおいて、 前記多結晶シリコン電極の急峻な段差を利用し、ステッ
プカバレッジの悪い金属を堆積させることで、前記多結
晶シリコンからなるフローティングゲート電極の電位を
引き上げるコントロールゲート電極と、電荷の消去を行
うイレーズゲートを同時に形成することを特徴とする、
半導体不揮発性メモリの製造方法。[Claims] An insulating film provided for exchanging charges as non-volatile information on an electrode made of polycrystalline silicon is composed of a laminated structure insulating film made of a silicon oxide film and a silicon nitride film. a control gate electrode that raises the potential of the floating gate electrode made of polycrystalline silicon by utilizing the steep step difference of the polycrystalline silicon electrode and depositing a metal with poor step coverage; It is characterized by simultaneously forming an erase gate for erasing charges.
A method for manufacturing semiconductor nonvolatile memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21978690A JPH04101463A (en) | 1990-08-21 | 1990-08-21 | Manufacture of semiconductor nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21978690A JPH04101463A (en) | 1990-08-21 | 1990-08-21 | Manufacture of semiconductor nonvolatile memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101463A true JPH04101463A (en) | 1992-04-02 |
Family
ID=16740993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21978690A Pending JPH04101463A (en) | 1990-08-21 | 1990-08-21 | Manufacture of semiconductor nonvolatile memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101463A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326972A (en) * | 1992-05-15 | 1993-12-10 | Matsushita Electric Works Ltd | Nonvolatile electronic memory device |
| US6414352B2 (en) * | 1997-09-11 | 2002-07-02 | Nec Corporation | Semiconductor device having an electronically insulating layer including a nitride layer |
-
1990
- 1990-08-21 JP JP21978690A patent/JPH04101463A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326972A (en) * | 1992-05-15 | 1993-12-10 | Matsushita Electric Works Ltd | Nonvolatile electronic memory device |
| US6414352B2 (en) * | 1997-09-11 | 2002-07-02 | Nec Corporation | Semiconductor device having an electronically insulating layer including a nitride layer |
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