JPH0361999A - Digital data synthesizer - Google Patents
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- G—PHYSICS
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は所望の周波数を表すディジタル情報を受け、
出力に特定周波のプリセットされた波形を有する周期信
号を発生する形式のディジタル・データ・シンセサイザ
(Df)S)に関する。[Detailed Description of the Invention] (Industrial Application Field) This invention receives digital information representing a desired frequency,
The present invention relates to a digital data synthesizer (Df) that generates a periodic signal having a preset waveform of a specific frequency at its output.
(従来の技術)
所望の波形はメモリ内の連続アドレスに予めディジタル
記憶される。出力信号を発生するため、クロックがサン
プリング時間を与え、その各々で“位相累算器”がより
多くのアドレス指定をする。それぞれのアドレスから所
望の出力波形のディジタルサンプル値が読み出される。BACKGROUND OF THE INVENTION Desired waveforms are pre-stored digitally at consecutive addresses in memory. To generate the output signal, the clock provides sampling times, each of which the "phase accumulator" addresses more times. A digital sample value of a desired output waveform is read from each address.
記憶された波形のサンプル値が読み出されるアドレス・
ステップ数は所望の周波数を発生するために変更可能で
ある。The address where the stored waveform sample value is read out.
The number of steps can be varied to generate the desired frequency.
例えば、連続する位相角に対応して、正弦関数表の多く
の値をメモリの連続アドレスに記憶することができる。For example, many values of the sine function table can be stored at successive addresses in memory, corresponding to successive phase angles.
記憶装置itは“階段状“アドレス指定機能によってク
ロックにより決定されたザンブリング速度でアクセスさ
れる。正弦波の値はメモリからディジタル形式で、正弦
関数表に沿う5段階のステップで読み出される。読み出
された連続サンプル値はディジタル/アナログ変換器(
DAC)によってアナログ電圧に変換され、その結果生
じた波形は比較的完全な正弦波を生じるため、フィルタ
によって平滑化される。The storage device it is accessed by a "staircase" addressing function at a summing rate determined by the clock. The sine wave values are read from memory in digital form in five steps along a sine function table. The read continuous sample values are transferred to a digital/analog converter (
(DAC) to an analog voltage, and the resulting waveform is smoothed by a filter to produce a relatively perfect sine wave.
以前の2倍の周波数で出力を得るため、サンプル値は前
述と同じサンプリング速度で、しかし記憶された波形に
沿って10段階のステップで読み出される。この形式の
従来のDDSは本明細書に参考文献として引用されてい
る、1988年6月21日公告されたゴールドペルクの
米国特許明細書第4,752,902号に開示されてい
る。To obtain an output at twice the previous frequency, the sample values are read out at the same sampling rate as before, but in steps of 10 along the stored waveform. A conventional DDS of this type is disclosed in Goldpelk US Pat. No. 4,752,902, issued June 21, 1988, which is incorporated herein by reference.
同類のシンセサイザーは、これも本明細書に引用されて
いる、1973年5月22日公告されたジャクソンの米
国特許明細書第4735.269号に開示されている。A similar synthesizer is disclosed in Jackson US Pat. No. 4,735.269, issued May 22, 1973, which is also incorporated herein by reference.
この主題は論文“ディジタル周波数シンセサイザ#(音
響及び電気音響に関するIEEE会報、AU−19巻、
第1号、4856ページ、1971年3月刊、ティアニ
ー細編)で概括的に言及されている。This subject is based on the paper “Digital Frequency Synthesizer #” (IEEE Bulletin on Acoustics and Electroacoustics, Vol. AU-19,
No. 1, page 4856, March 1971, edited by Tierney).
(発明が解決しようとする課題)
この発明はディジタル・データ・シンセサイザの次のよ
うな課題を解決する。(Problems to be Solved by the Invention) The present invention solves the following problems of digital data synthesizers.
即ち本発明は第1にバイブラインで構成されたレジスタ
段を有し、速度を高める比較的高い最大出力周波数を得
ることのできるシンセサイザを提供することである。The first object of the invention is to provide a synthesizer having a register stage made up of vibrating lines and capable of obtaining a relatively high maximum output frequency which increases speed.
第2に、複数個のDACを有し、これら全てが同一チッ
プで製造されることにより内部に生ずる遅れ時間を均等
にしてアナログ出力信号の分解能を向上するようにした
シンセサイザを提供することである、
第3に、シンセサイザに異なる形状の波形を発生させる
ために探索表を記憶するランダムアクセスメモリー(R
AM)を利用して波形を容易に変更できるようにするこ
とである。The second object is to provide a synthesizer that has a plurality of DACs, all of which are manufactured on the same chip, which equalizes the internal delay time and improves the resolution of the analog output signal. , Thirdly, a random access memory (R
The purpose is to make it possible to easily change the waveform using AM).
第4に異なる位相間隔でアドレス間に記憶された同じ波
形の複数個の探索表を有し、かつ入力により決められる
特定の出力周波数にとって最高の効率を生じる前記探索
表を利用するよう自動的に選択するアドレス・デコーダ
を備えるDDSを提供することである。Fourth, having multiple look-up tables for the same waveform stored between addresses at different phase intervals, and automatically selecting to utilize said look-up table that yields the highest efficiency for a particular output frequency determined by the input. To provide a DDS with a selective address decoder.
第5に、通常の主探索表及びこれに関連する主DACに
加え、所定の修正データを含む補助的な探索表と補助的
なりACとを有するDDSを提供することである。主チ
ャネルと修正チャネルの出力は、歪みが軽減されたアナ
ログ信号を発生するため組み合わされる。自動的にアド
レス指定可能な複数個の修正チャネルを備えることがで
きる。Fifth, it is to provide a DDS that has, in addition to a normal main lookup table and associated main DAC, an auxiliary lookup table containing predetermined correction data and an auxiliary AC. The outputs of the main and correction channels are combined to generate a reduced distortion analog signal. A plurality of automatically addressable modification channels can be provided.
別の目的は、それぞれが自動的にアドレス指定可能であ
る、複数個の主探索テーブルと複数個の修正チャネルの
双方を提供することである。Another object is to provide both a plurality of main lookup tables and a plurality of modification channels, each of which is automatically addressable.
(課題を解決するための手段シよび作用)本発明は上記
課題を解決するために特許請求の範囲に記載した各構成
を有している。(Means and effects for solving the problems) The present invention has each structure described in the claims in order to solve the above problems.
これらの構成を作用とともに要約すると、以下のとおり
である。A summary of these configurations along with their functions is as follows.
本発明のディジタル・データ・シンセサイザはv!4整
可能なステップ増分が内部にクロックされる位相累算器
を有している。この位相累算器の出力は波形関数がディ
ジタルで記憶されたメモリをアドレスするように接続さ
れている。連続アドレスでメモリから読み出されるサン
プルはアナログ形式に変換され、フィルタを通り所望の
周波数の最終出力信号が発生される。The digital data synthesizer of the present invention is a v! The four adjustable step increments have an internally clocked phase accumulator. The output of this phase accumulator is connected to address a memory in which the waveform function is stored digitally. Samples read from memory at successive addresses are converted to analog form and filtered to produce a final output signal at the desired frequency.
位相累算器のレジスタ段はその速度を高めるためパイプ
ラインで構成されている。シンセサイザは複数個のディ
ジタル/アナログ変換器ヲ有し、分解能を高め、且つノ
イズを制限するため、内部で出現する遅延時間が均等に
なるように全て単一のチップ上に配置されている。几A
M探索表によって、多様な出力波形が転送され、かつ発
生することができる。The register stages of the phase accumulator are pipelined to increase their speed. The synthesizer has multiple digital-to-analog converters, all placed on a single chip to equalize the internally occurring delay times to increase resolution and limit noise.几A
A variety of output waveforms can be transferred and generated by the M-lookup table.
一実施例は、アドレス間で異なる位相間隔を隔てて記憶
された同じ波形のための複数の探索表と、特定の出力周
波数で最高の効率が得られるように探索表を自動的に選
択するデコーダ/アドレス指定器とを有している。One embodiment includes multiple lookup tables for the same waveform stored with different phase intervals between addresses and a decoder that automatically selects the lookup table for the highest efficiency at a particular output frequency. / address designator.
所定の修正データを含む修正探索表も備えられている。A modified search table containing predetermined modified data is also provided.
主テーブルと修正表の出力は組み合わされ、歪みが軽減
されたアナログ信号が発生される。自動的にアドレス可
能な、このような複数個の修正チャネルが備えられてい
る。The outputs of the main table and correction table are combined to generate a reduced distortion analog signal. A plurality of such automatically addressable modification channels are provided.
(実施例)
発明の実施例である第1図を参照すると、端子詳2.4
.6がDDSの所望の出力周波数を群指定する2進化1
0進符号(BCD)の入力データを受ける。最下位の(
10進)数字(LSD)が端子#2で入力され、最上位
数字(MSD)が端子6で入力される。データはそれぞ
れ入力ラッチ8.10.12に記憶され、メモリが連続
的にアドレスされる際に各クロック周期に基づいて行な
われるステップ数を表す。(Embodiment) Referring to FIG. 1 which is an embodiment of the invention, terminal details 2.4
.. Binary code 1 where 6 specifies the desired output frequency of the DDS.
Receives input data in decimal code (BCD). The lowest (
The decimal) digit (LSD) is entered at terminal #2 and the most significant digit (MSD) is entered at terminal 6. The data is stored in each input latch 8.10.12 and represents the number of steps taken on each clock period when the memory is successively addressed.
クロック14はDDS内の事象のタイミングを全体的に
制御する。Clock 14 generally controls the timing of events within the DDS.
各10進数字用にBCD加算器、即ち加算器16.18
.20のそれぞれが備えられている。加算器は累算器と
して機能するようにフィード バック加算器として配置
されている。累算されるべき配述項(エントリー)はラ
ッチ8.10.12の出力からのデータである。データ
はBCI)71111算器の端子22.24.26で入
力される。各加算器は第2入力データ端子28.30.
52及び出力端子34.36.58である。BCD adder for each decimal digit, i.e. adder 16.18
.. 20 each are provided. The adder is arranged as a feedback adder to function as an accumulator. The entries to be accumulated are the data from the output of latch 8.10.12. Data is input at terminals 22.24.26 of the BCI) 71111 calculator. Each adder has a second input data terminal 28.30.
52 and output terminals 34, 36, and 58.
フィードバック線40.42.44は端子34.36.
38からの出力データ信号を第2データ入力端子28.
30.52に伝送する。加算器34.36.5Bのデー
タ内容は引き続きアドレス指定として利用され、このよ
うな各アドレスは後に詳細に説明するように、記憶され
た波形の位相角を表す。Feedback lines 40.42.44 are connected to terminals 34.36.
38 to the second data input terminal 28.38.
Transmit at 30.52. The data contents of adder 34.36.5B continue to be used as addressing, each such address representing a phase angle of a stored waveform, as will be explained in more detail below.
LSD加算器段16からのこぼれデータ、もしくは、け
た上げアウト・データはクロック14によって制御され
るけた上げラッチ46に伝送される。けた上げラッチ4
6からの出力データは加算器18へのけた上げ用として
線48に入力され、そこで加算器18の別の入力データ
に加算される。同様にして、けた上げラッチ50は加算
器18からのけた上げアウト・データを受け、これを線
52を経てMSD加算器20の入力に伝送する。Spillover data, or carry-out data, from LSD adder stage 16 is transmitted to carry latch 46, which is controlled by clock 14. Carry latch 4
The output data from 6 is input on line 48 for a carry to adder 18, where it is added to the other input data of adder 18. Similarly, carry latch 50 receives the carry out data from adder 18 and transmits it via line 52 to the input of MSD adder 20.
加算器16.18.20の出力端子34.36.38か
ら、第1図に示すように、データがそれぞれラッチ54
.56.58の入力に伝送される。ラッチ54はその出
力データをパイプライン・ラッチ60に供給し、その出
力は今度は別のパイプライン・ラッチ62に接続され、
その出力端子ば66で示しである。ラッチ56ばその出
力端子からのデータをラッチ64の入力に供給し、その
出力Vi68で示す。端子70にかけるラッチ58から
の出力データは別のどのラッチをも通過しない。From the output terminals 34, 36, 38 of the adders 16, 18, 20, the data is transferred to the respective latches 54, as shown in FIG.
.. 56.58 input. Latch 54 provides its output data to pipeline latch 60, whose output is in turn connected to another pipeline latch 62;
Its output terminal is indicated by 66. Data from the output terminal of latch 56 is provided to the input of latch 64, whose output is indicated by Vi68. The output data from latch 58 applied to terminal 70 does not pass through any other latches.
このように、LSD加算器16からのデータはラッチ5
4.60.62から成るパイプラインの出力端子66に
3つのクロック周期の後に到達する。加算器16からの
けた上げ出力データはラッチ46及び加算器18におい
て1クロック周期の遅れを有しているので、ラッチ56
及び64にかいては2クロック周期の遅れを有する。従
って、この出力データは3クロック周期の後に、そのパ
イプラインの出力68に到達する。またMSDに関して
も、加算器16からのけた上げ出力データはラッチ46
及び加算器1日にDいて1クロック周期の遅れを、又、
ラッチ50及び加算器20にかいても1クロック周期の
遅れを、さらにラッチ58で、1クロック周期の遅れを
有している。このように、MSDの長さは別の2つのパ
イプラインと同様に3クロック周M−Mれる。In this way, the data from LSD adder 16 is transferred to latch 5.
The output terminal 66 of the pipeline consisting of 4.60.62 is reached after three clock periods. Since the carry output data from adder 16 has a delay of one clock period in latch 46 and adder 18, latch 56
and 64 have a delay of two clock cycles. Therefore, this output data reaches the output 68 of the pipeline after three clock periods. Also, regarding the MSD, the carry output data from the adder 16 is stored in the latch 46.
and adder 1 day D with a delay of 1 clock period, and
The latch 50 and the adder 20 also have a delay of one clock period, and the latch 58 has a delay of one clock period. Thus, the length of the MSD is 3 clock cycles M-M, similar to the other two pipelines.
それ故、ラッチ62.64.58の出力に釦けるデータ
は時間同期データである。ラッチの並列パイプラインの
作用によって、各クロック周期で端子66.68.70
に新たな完全なアドレス・データの一組が同時に出力さ
れる。入力ラッチと、加算器と、パイプラインとから構
成されている位相累算器は、BCD形式で入力データを
受け、その種々の段はBCDアドレスを含んでいる。Therefore, the data buttoned to the output of latches 62, 64, 58 is time synchronized data. Due to the action of the parallel pipeline of latches, terminals 66, 68, 70 in each clock period
A new complete set of address data is simultaneously output. A phase accumulator, consisting of an input latch, an adder, and a pipeline, receives input data in BCD format, and its various stages contain BCD addresses.
(最終段では最上周波数での2進ロールアウトが可能に
なる。)
f(、AM72は端子66.68.70に釦いて一組の
データを受け、その各組のデータはRAM内の異なる完
全なりCDアドレスを表す。l(AMはこれらのアドレ
スによってアクセスされ、各几AMアドレスに位置する
データ内容が端子74.76.78に出力される。LS
Dは端子群74内にあり、MSDは端子群78内にある
。端子74.76.78にふ・けるデータは集合的に記
憶された波形の一つの値、例えば、正弦波を、RAMの
対応するアドレスによって表される位相角で表現する。(The final stage allows for binary rollout at the highest frequency.) represents the CD address.l(AM is accessed by these addresses and the data content located at each AM address is output to terminals 74, 76, 78.LS
D is in terminal group 74 and MSD is in terminal group 78. The data present at terminals 74, 76, 78 represents one value of a collectively stored waveform, for example a sine wave, in terms of the phase angle represented by the corresponding address in the RAM.
選択された波形を1(、AMに入力するための従来型の
ローディング(転送)回路がブロック80として示され
ている。動作中に出力にて必要な波形はデータ転送回路
80によって操作中にRAM72にプリセットされる。A conventional loading (transfer) circuit for inputting the selected waveform into the AM is shown as block 80. During operation, the waveform required at the output is loaded into the RAM 72 during operation by the data transfer circuit 80. is preset to .
第2図は第1図の右側部分に連続する図面である。第2
図には端子74.76.78が示されている。各クロッ
ク周期で新たなデータがそこに現れる。そこでの一連の
ディジタルサンプルは完全な1周期に等しい時間間陽の
間に(選択された出力周波数で)記憶された波形の完全
な1サイクルを有する。端子74のディジタル・データ
は1)AC820入力に供給される。端子74のよシ上
位のデータはDAC84に供給され、端子78における
最上位データはDAC86に供給される。独立して動作
可能な3つのDAC82,84,86は全て半導体基板
の同じペース上に構成されている。これらは同じ時期に
、同じ材料で同じ行程によって製造され、従って、密接
に整合した回路の集合である。3つのDACが変換機能
を実行する際の時間遅れは従って、別個のチップで構成
されたDACの時間遅れと比べるとずっと近似し、互い
にほぼ等しい。このような三重DACを使用することに
よって、DDSの分解能が向上する。分解能が向上する
と、他方では出力ノイズ及びスパーズ(5purs )
として知られている過渡歪みが軽減され、装置がより高
速で動作可能になる。FIG. 2 is a drawing that continues from the right side of FIG. 1. Second
Terminals 74, 76, 78 are shown in the figure. New data appears there each clock cycle. The series of digital samples therein has one complete cycle of the waveform (at the selected output frequency) stored during a period of time equal to one complete period. Digital data at terminal 74 is provided to 1) AC820 input; The most significant data at terminal 74 is supplied to DAC 84, and the most significant data at terminal 78 is supplied to DAC 86. All three independently operable DACs 82, 84, 86 are constructed on the same space of semiconductor substrate. They are a collection of circuits manufactured at the same time, from the same materials, and by the same process, and are therefore closely matched. The time delays in which the three DACs perform their conversion functions are thus much more similar and approximately equal to each other than the time delays of DACs constructed on separate chips. By using such a triple DAC, the resolution of the DDS is improved. The improved resolution, on the other hand, reduces the output noise and spurs (5purs)
Transient distortion, known as oscillation, is reduced, allowing the device to operate at higher speeds.
そのDACが単一チップ上にあるシンセサイザーではD
AC分解能がそれほど高くないが、サンプリング間隔が
狭くなっているシンセサイザーと同じ忠実度が得られる
。この形式の三重DACはプルツクトリー・コーボレー
シg/(カリフォルニア州すンディエゴ バ〜ネスチャ
ニタン9950)で製造されている。この用途に適切な
形式は、プルツク) IJ−のモデル Btl(J9に
よびBt453である。For synthesizers whose DAC is on a single chip, D
Although the AC resolution is not as high, it provides the same fidelity as a synthesizer with narrower sampling intervals. This type of triplex DAC is manufactured by Practical Corporation, 9950 Sun Diego Barneschanitan, California. Suitable types for this application are the models Btl (J9 and Bt453).
DACでのディジタルからアナログ・データへの変換は
クロック14からクロックバス端子90へと伝送される
パルスによって開始される。出力アナログ・データはそ
れぞれDkC82,84,86の端子92.92.96
に現れる。Digital to analog data conversion at the DAC is initiated by a pulse transmitted from clock 14 to clock bus terminal 90. Output analog data is provided at terminals 92, 92, and 96 of DkC82, 84, and 86, respectively.
appears in
端子96に釦けるMSD信号は加算抵抗104に直接接
続される。端子94の中間位信号は抵抗j04にも接続
されている抵抗100によって減衰される。端子92で
のLSD信号は端子92から端子94へと接続された抵
抗98によって減衰される。抵抗の値を適切に選択する
ことによって、3つのDACの出力は抵抗104におけ
る有効性に従って適正に重みが付けられる。The MSD signal on terminal 96 is connected directly to summing resistor 104 . The intermediate signal at terminal 94 is attenuated by resistor 100, which is also connected to resistor j04. The LSD signal at terminal 92 is attenuated by a resistor 98 connected from terminal 92 to terminal 94. By appropriately choosing the values of the resistors, the outputs of the three DACs are properly weighted according to their effectiveness at resistor 104.
抵抗104は電気フィルタ108、好ましくは帯域フィ
ルタの入力端子106に接続している。Resistor 104 is connected to an input terminal 106 of an electrical filter 108, preferably a bandpass filter.
フィルター108は僅かな減衰で所望の出力信号波形を
通過させ、ディジタルからアナログへの近似法に存在す
る不要な高及び低周波数を厳格に減衰することができる
。最終出力端子110は比較的完全な形状の探索出力信
号を有している。Filter 108 can pass the desired output signal waveform with slight attenuation and severely attenuate unwanted high and low frequencies present in the digital-to-analog approximation. Final output terminal 110 has a relatively perfectly shaped search output signal.
出力周波数は入力端子2.4.6で位相ステップ(即ち
アドレス・ステップ)のステップ数を変更することによ
って変更可能である。The output frequency can be changed by changing the number of phase steps (ie address steps) at input terminal 2.4.6.
装置の動作の時間手順ばつぎの通シである:所望の波形
が転送回路80からRAM72に転送される。入力端子
2.4.6で入力するための位相ステップ数を選択する
ことによって出力の周波数が選択される。クロック14
が作動すると、これViするステップ数のデータを入力
ラッチ8.10.12からBCD加算器16.18.2
0に反復、的に伝送し、そこでアドレスを表す階段状デ
ィジタル関数に累積(統合)される。The time sequence of operation of the device is as follows: The desired waveform is transferred from transfer circuit 80 to RAM 72. The frequency of the output is selected by selecting the number of phase steps to input at the input terminal 2.4.6. clock 14
When activated, the data for the number of steps Vi is input from the input latch 8.10.12 to the BCD adder 16.18.2.
0, where it is accumulated (integrated) into a stepped digital function representing the address.
加算器16.1日、20の出力からのアドレスはパイプ
ライン・ラッチ段54−64を通過し、RAM72をB
CD形式でアドレス指定するために使用される。このア
ドレスは時間順に1(、AM内に記憶された波形にそっ
て前進(ステップ)し、各アドレスで波形の振幅のサン
プルを読み出す。The address from the output of adder 16.1,20 passes through pipeline latch stages 54-64 and stores RAM 72 in B.
Used for addressing in CD format. This address steps forward in time along the waveform stored in the AM, reading a sample of the waveform's amplitude at each address.
その結果のディジタル振幅データはRAM72から整合
された三重DAC82,84,86の入力に出力される
。、DACはディジタル・データを、階段状関数によっ
て所望の平滑出力波形に近似するアナログ信号に変換す
る。I)AC出力は適宜の重み付は用に減衰されて組み
合わされ、出力フィルター108を通過し、選択された
周波数で平滑された所望の波形を発生する。The resulting digital amplitude data is output from RAM 72 to the inputs of matched triple DACs 82, 84, 86. , DAC converts digital data into an analog signal that approximates the desired smooth output waveform by a step function. I) The AC outputs are appropriately weighted, attenuated and combined and passed through an output filter 108 to produce the desired smoothed waveform at the selected frequency.
第3図に示す本発明の実施例では、複数個の正弦探索表
がメモリ内に記憶されてカシ、この探索表は各々特定の
周波数又はある帯域周波数合成するpに好適である。例
えば、DDSの出力正弦波の質を向上するため、いくつ
かの正弦探索表のバンクが使用されている。各バンクは
特定の周波数範囲に対して最良となる。デコーダ/セレ
クタは要求された周波数に基づいて自動的に最良のバン
クを選択する。In the embodiment of the invention shown in FIG. 3, a plurality of sine look-up tables are stored in memory, each look-up table being suitable for a particular frequency or band of frequencies. For example, several banks of sine lookup tables have been used to improve the quality of the output sine wave of a DDS. Each bank is best for a particular frequency range. The decoder/selector automatically selects the best bank based on the requested frequency.
合成される周波数を指定するデータは第1図の端子22
.24.26にある。これらの端子は第5図にも示され
、そこではブロック114の入力に接続されている。ブ
ロック114はデコーダ/アドレス指定器である。これ
は指定された周波数を検査して、どの正弦波データがそ
れを合成するのに最良であるかを判定する。次にデコー
ダ/アドレス指定器114ばそのメモリ・バンクを使用
可能状態にする。Data specifying the frequency to be synthesized is sent to terminal 22 in Figure 1.
.. It is on 24.26. These terminals are also shown in FIG. 5, where they are connected to the inputs of block 114. Block 114 is a decoder/addresser. This examines the specified frequency to determine which sine wave data is best to synthesize it with. Decoder/addresser 114 then enables that memory bank.
第5図の実施例のデコーダ/アドレス指定器114はい
くつかの出力116a、116b、116c−・・・・
−・−・116nを有している。その各々はそれぞれの
メモリ・バンク118a、 118b、 118cm・
−・・・・・−118nのチップ選択入力(CS)に接
続されている。メモリーバンクは全て位相系X器のパイ
プライン・ラッチ58,62.64によって出力された
BCDアドレスによって、データ入力端子で駆動される
。The decoder/addresser 114 of the embodiment of FIG. 5 has several outputs 116a, 116b, 116c--.
-...116n. Each of which has a respective memory bank 118a, 118b, 118cm.
-...-118n is connected to the chip selection input (CS). The memory banks are all driven at the data input terminals by BCD addresses output by the pipeline latches 58, 62, and 64 of the phase system X unit.
メモリ・バンク118a他の出力データ端子j20a、
120b、120cm−−−・−12Onは端子74′
。Memory bank 118a other output data terminal j20a,
120b, 120cm----12On is terminal 74'
.
76’ 78’、即ちBCD符号端子の集合で互いに
接続されている。目下選択されているメモリ・バンクだ
けが出力信号を発生する。その他のバンクは一時的に起
動停止状態にある。従って、選択された周波数に最も適
したメモリ・バンクが該周波数の波形を構成するための
データを供給するように動作する。76' and 78', that is, a set of BCD code terminals are connected to each other. Only the currently selected memory bank will generate an output signal. Other banks are temporarily in a state where activation is stopped. Therefore, the memory bank most suitable for the selected frequency is operative to provide the data for constructing the waveform for that frequency.
端子74’、 76’、 78’での波形データは
(以前の実施例と同様に)第2図のDAC82,84゜
86に接続され、このDACがフィルターIQ8への入
力にて(これも以前の実施例と同様に)データをアナロ
グ信号に変換する。使用された正弦波衣は合成される周
波数の特定範囲すなわちある帯域の正確な再現用に作成
されているので、結果として生じる端子110での最終
出力信号は以前の実施例のものよシ大幅に良好である。The waveform data at terminals 74', 76', 78' are connected (as in the previous embodiment) to DACs 82, 84° 86 of FIG. (similar to the embodiment) converting the data into an analog signal. Since the sine wave coat used is made for accurate reproduction of a specific range or band of frequencies to be synthesized, the resulting final output signal at terminal 110 is significantly different from that of the previous embodiment. In good condition.
発明の別の側面が第4図及び5図に示されている。第4
図は歪んでいない単一周波の正弦波122を示し、lた
同じグラフに第1図及び2幽の(基本周波数探索表だけ
を有する)実施例によって時折発生されるような近似、
即ち歪みのある正弦波をも示してhる。Another aspect of the invention is shown in FIGS. 4 and 5. Fourth
The figure shows an undistorted, single-frequency sine wave 122, with an approximation to the same graph as sometimes produced by the embodiments of FIGS. 1 and 2 (which have only a fundamental frequency search table).
That is, it also shows a distorted sine wave.
歪みのある正弦波124は、2つの基本成分を有してい
る。即ち、(a)真の単一周波の正弦波成分及び、(b
)この上に重ねられ、よシ高い周波数の正弦関数の外見
を呈することが多いエラー信号成分である。エラー信号
成分は、(a)合成される波形の完全な1サイクル内の
メモリ・アドレスの数に関連する、記憶された探索表の
メモリ内の隣接するアドレス間の位相間隔と、(b)人
カラクチ8,10.12内に入力されるステップ数によ
って間隔を隔てた位相間隔もしくはメモリ・アドレス数
との関係の結果である。Distorted sine wave 124 has two fundamental components. That is, (a) a true single-frequency sinusoidal component; and (b)
) superimposed on this is an error signal component that often takes on the appearance of a higher frequency sinusoid. The error signal components are: (a) the phase spacing between adjacent addresses in memory of the stored lookup table, which is related to the number of memory addresses within one complete cycle of the waveform being synthesized; This is the result of the relationship between the phase interval or the number of memory addresses spaced by the number of steps input into the input registers 8, 10, 12.
第5図は第4図の曲線124よりも忠実度が高い出力正
弦波を発生するため、正弦関数探索表と、修正探索表を
有する修正1(、AMと協動する第1 DACと、第2
f)ACとを有する主RAMの使用を示している。FIG. 5 shows a modified 1 DAC having a sine function lookup table and a modified lookup table, a first DAC cooperating with an AM, and a second 2
f) shows the use of main RAM with AC;
第5図では位相累算器のバイブラインからのデータは端
子66“、68“、70“にある。これらはl(、AM
正弦探索表・バンク126とRA M修正探索メモリ・
バンク128の入力端子に接続されている。これらのメ
モリ・バンクはこのデータによってアドレスされ、且つ
、アドレスの内容であるデータを引き渡す。正弦探索バ
ンク126からの出力データは基本正弦DACに伝送さ
れ、且つ修正探索表128からの出力データは修正f)
ACに向かう。In FIG. 5, the data from the phase accumulator vibe line is at terminals 66", 68", 70". These are l(, AM
Sine search table bank 126 and RAM modified search memory
It is connected to the input terminal of bank 128. These memory banks are addressed by this data and deliver the data that is the contents of the address. The output data from the sine search bank 126 is transmitted to the basic sine DAC, and the output data from the modified search table 128 is transmitted to the modified f)
Head to AC.
DAC152からの出力の場合、その信号をDAC15
0の信号に対して減衰するため抵抗134が直列に挿入
される。DAC130,132の出力はこの減衰の後に
端子136にて加算的に組み合わされる。この端子13
6の出力により1この実施例では異なる転送特性を有す
ることが望ましい出力フィルター108(第2図)が作
動する。In the case of output from DAC152, the signal is sent to DAC15.
A resistor 134 is inserted in series to attenuate the zero signal. After this attenuation, the outputs of DACs 130, 132 are additively combined at terminal 136. This terminal 13
The output of 6 operates an output filter 108 (FIG. 2), which in this embodiment preferably has a different transfer characteristic.
第5図の実施例の動作は次の通うである。中に正弦探索
表が主メモリ126にセy)アップ中に転送されると、
修正探索表も第2メモリ・バンク128に転送される。The operation of the embodiment of FIG. 5 is as follows. When the sine search table is transferred to main memory 126 during storage,
The modified lookup table is also transferred to second memory bank 128.
修正探索表RAM128及びその補助1)AC132i
j、出力フィルター108が信号を受ける前に歪みを消
すため、修正信号成分を割シ込ませる能動フィルターを
形成している。Modified search table RAM128 and its auxiliary 1) AC132i
j. Output filter 108 forms an active filter that interrupts the modified signal component to eliminate distortion before receiving the signal.
修正表で利用される値は数学的分析によって又は経験的
に確認することができる。経験的アプローチの例として
、修正チャネルは一時的に使用不能にされ、主DAC1
3oの出力を記録(又はフィルター108の出力)を記
録することができる。記録された出力と所望の波形との
偏差は(データがメモリ126内に記憶されたアドレス
に対応して)ポイント毎に測定可能であシ、且つ、偏差
は逆の符号を付して修正探索表128に入力可能である
。ルーチン動作の場合は、次に修正チャネルが使用可能
になる。DAC130゜132の複合出力はDAC13
0だけの出力よシも所望の波形に近い。The values utilized in the correction table can be verified by mathematical analysis or empirically. As an example of an empirical approach, the modification channel is temporarily disabled and the main DAC1
3o (or the output of filter 108) can be recorded. The deviation between the recorded output and the desired waveform can be measured point by point (corresponding to the address at which the data was stored in memory 126), and the deviation can be corrected with the opposite sign. Table 128 can be entered. For routine operation, the modification channel is then available. The composite output of DAC130°132 is DAC13
An output of only 0 is also close to the desired waveform.
複数の所望周波数用に共通に役立てるため、簡易修正表
を利用することができる。更に、第3図に示された形式
のアドレス指定器/デコーダによって自動的に選択され
た複数個の修正探索表は所望の出力周波数が含まれる周
波数群に適した探索表を選択できる。選択された探索表
は単一の主探索表130と共に利用できる。A simple modification table can be used for common use for multiple desired frequencies. Additionally, a plurality of modified lookup tables automatically selected by an addresser/decoder of the type shown in FIG. 3 can select the lookup table appropriate for the frequency group in which the desired output frequency is included. The selected lookup table can be used with a single main lookup table 130.
あるいは、第3図の実施例を第5図の実施例の多重パー
ジロンと共に利用して、複数個の主探索表と複数個の修
正探索表の双方を出力周波数範囲と最適に相関させるこ
とができる。実施例のこのような組合せによって、いず
れか一つの実施例で得られるよシも更に出力信号にシけ
る高度の忠実度が得られる。Alternatively, the embodiment of FIG. 3 can be utilized in conjunction with the multiple pergerons of the embodiment of FIG. 5 to optimally correlate both the primary lookup tables and the modified lookup tables with the output frequency range. . Such a combination of embodiments provides a higher degree of fidelity in the output signal than can be obtained with either embodiment.
発明は単一の好適な実施例に基づいて説明してきたが、
その技術的思想は多様な実施例に利用できる。発明の技
術的範囲Vi特許請求の範囲に包含されている。Although the invention has been described in terms of a single preferred embodiment,
The technical idea can be used in various embodiments. The technical scope of the invention is encompassed by the claims.
(発明の効果)
本発明は異なる位相間隔で記憶された同じ波形の探索表
と、特定の出力周波で最高の効率が得られる探索表とを
選択できるデコーダ/アドレス指定器を有し、位相累算
器のレジスタ段がその速度を高めるパイプラインで構成
して、複数のディジタル/アナログ変換器の分解能を向
上させ異なる形状の波形を容易に変更できるとともに高
い出力周波数を得ることができる、(Effects of the Invention) The present invention has a decoder/addresser that can select between lookup tables for the same waveform stored at different phase intervals and a lookup table that provides the highest efficiency at a particular output frequency. The register stage of the calculator is configured with a pipeline to increase its speed, improve the resolution of multiple digital-to-analog converters, easily change waveforms of different shapes, and obtain a high output frequency.
第1図は本発明の実施例に係る入力部の構成図、
第2図は第1図に関する実施例の出力部の構成図、
第5図は複数の自動的にアドレス可能な探索表の具体例
を示す図、
第4図は第5図の実施例を説明するために歪みのない正
弦波出力と、歪んだ正弦波出力とを示したグラフ線図、
第5図は主探索表と修正探索表とを有するDDSの回路
である。
2、 4.6−−−−−一端子、8,10.12・・・
・・・・・・入力ラッチ14−・−・クロック、
16、18.20・・・・・・・−、BCD加算器(累
算器)46.50−・−・・・・けた上げラッチ54、
56.58.60.62.64・・・・・・・・・ラッ
チ72・・・−・・・・RAM、74,76.78−・
・・・−・出力端子80−・−・−・転送回路、82.
84.86・・・−・−DAC108−・曲フィルタFIG. 1 is a configuration diagram of an input section according to an embodiment of the present invention, FIG. 2 is a configuration diagram of an output section of an embodiment related to FIG. 1, and FIG. 5 is a concrete diagram of a plurality of automatically addressable lookup tables. Figure 4 is a graph diagram showing an undistorted sine wave output and a distorted sine wave output to explain the embodiment of Figure 5. Figure 5 is a main search table and a modification. This is a DDS circuit having a lookup table. 2, 4.6----one terminal, 8, 10.12...
......Input latch 14--Clock, 16, 18.20...-, BCD adder (accumulator) 46.50--Carry latch 54,
56.58.60.62.64...Latch 72...--RAM, 74,76.78--
...--Output terminal 80---Transfer circuit, 82.
84.86...--DAC108--Song filter
Claims (1)
入力記憶装置と、 前記入力データを周期的に前記入力記憶装置から累算器
に転送するクロック装置と、 速度を高めるためパイプラインとして構成されたレジス
タ段を有しており、受け入れられた入力データを累算し
、かつアドレスを出力するための累算器と、 この累算器からのアドレスによりアクセスされたときデ
ジタル・データを出力するため複数のアドレスを通して
デジタル表示の波形を記憶するメモリと、 前記デジタル・データ出力を受け入れ、これをアナログ
信号に変換するディジタル/アナログ変換器(DAC)
と、から構成されたことを特徴とするディジタル・デー
タ・シンセサイザ。 2)アナログ信号を受け入れるフィルタ手段を更に備え
、前記信号の不要成分をカットし、合成された周波数を
出力することを特徴とする請求項1記載のディジタル・
データ・シンセサイザ。 3)メモリがランダムアクセスメモリ(RAM)からな
る請求項1記載のディジタル・データ・シンセサイザ。 4)周波数命令、累算器、およびメモリが2進化10進
符号(BCD)のデータで動作する請求項3記載のディ
ジタル・データ・シンセサイザ。 5)前記DACは単一チップの複数のディジタル/アナ
ログ変換器からなり、その各々が他とは異なる重要な重
みを有する出力ディジタル・データ部分を変換すること
を特徴とする請求項1記載のディジタル・データ・シン
セサイザ。 6)合成される周波数を決定する入力データを記憶する
装置と、 前記入力データを周期的に前記入力記憶装置から累算器
に転送するクロック装置と、 速度を高めるためパイプラインによって構成されたレジ
スタ段を有しており、受け入れられた入力データを累算
し、かつアドレスを出力するための累算器と、 この累算器からのアドレスによりアクセスされたときデ
ジタル・データを出力するため、各々の内部で複数のア
ドレスが協動してディジタル表示の波形を記憶する複数
個のメモリと、 前記入力データに応答して、前記入力データが合成され
るべき周波数を決定するようにこの周波数を合成するの
に使用するため予め決定された複数の前記メモリを選択
的に作動するデコーダ/アドレス指定器と、から構成さ
れたことを特徴とするディジタル・データ・シンセサイ
ザ。 7)累算器が速度を高めるためにパイプラインによって
構成されたレジスタ段を備えている請求項6記載のディ
ジタル・データ・シンセサイザ。 8)アナログ信号を受け入れるフィルタ手段を更に備え
、前記信号の不要成分をカットし、合成された周波数を
出力することを特徴とする請求項6記載のディジタル・
データ・シンセサイザ。 9)メモリがランダムアクセスメモリ(RAM)からな
る請求項6記載のディジタル・データ・シンセサイザ。 10)入力データ記憶装置、累算器、および前記メモリ
が2進化10進符号(BCD)のデータで動作する請求
項9記載のディジタル・データ・シンセサイザ。 11)前記DACは単一チップの複数のディジタル/ア
ナログ変換器からなり、その各々が他とは異なる重要な
重みを有する出力ディジタル・データ部分を変換するこ
とを特徴とする請求項6記載のディジタル・データ・シ
ンセサイザ。 12)少なくとも2つのメモリが、同じ波形の異なるデ
ィジタル表示を含むことを特徴とする請求項6記載のデ
ィジタル・データ・シンセサイザ。 13)少くとも2つのメモリが、波形を記憶するために
利用されるアドレス数を異にしたディジタル表示を含ん
でいる請求項12記載のディジタル・データ・シンセサ
イザ。 14)合成される周波数を決定する入力データを記憶す
る装置と、 前記入力データを周期的に前記入力記憶装置から累算器
に転送するクロック装置と、 速度を高めるためパイプラインによって構成されたレジ
スタ段を有しており、受け入れられた入力データを累算
し、かつアドレスを出力するための累算器と、 複数のアドレスに波形表示を記憶し、前記累算器からの
アドレスによってアクセスされると第1データを出力す
る第1メモリと、 複数のアドレスに所定の修正表を記憶し、 前記累算器からのアドレスによってアクセスされると第
2データを出力する第2メモリと、前記第1と第2のデ
ータを組み合わせて合成出力信号を発生する結合装置、
とから構成されたことを特徴とするディジタル・データ
・シンセサイザ。 15)結合装置が第1と第2のデータを組み合わせるデ
ィジタル装置から成り、更に前記データの合成出力信号
を受け入れ、この信号をアナログ合成出力信号に変換す
るディジタル/アナログ変換器(DAC)を備えたこと
を特徴とする請求項14記載のディジタル・データ・シ
ンセサイザ。 16)前記DACは単一チップの複数のディジタル/ア
ナログ変換器からなり、その各々が他とは異なる重要な
重みを有する出力ディジタル・データ部分を変換するこ
とを特徴とする請求項15記載のディジタル・データ・
シンセサイザ。 17)第1データを受け入れ、これを第1アナログ信号
に変換する第1ディジタル/アナログ変換器(DAC1
)と、 前記第2データを受け入れ、これを第2アナログ信号に
変換する第2ディジタル/アナログ変換器(DAC2)
とを更に備え、前記結合装置が前記第1と第2のアナロ
グ信号を組み合わせるためのアナログ装置からなること
を特徴とする請求項14記載のディジタル・データ・シ
ンセサイザ。 18)前記DAC1とDAC2は単一チップの複数のデ
ィジタル/アナログ変換器からなり、その各々が他とは
異なる重要な重みを有する出力ディジタル・データ部分
を変換することを特徴とする請求項17記載のディジタ
ル・データ・シンセサイザ。 19)累算器が速度を高めるためにパイプラインによっ
て構成されたレジスタ段を有することを特徴とする請求
項14記載のディジタル・データ・シンセサイザ。 20)アナログ信号を受け入れるフィルタ手段を更に備
え、前記信号の不要成分をカットし、合成された周波数
を出力することを特徴とする請求項14記載のディジタ
ル・データ・シンセサイザ。 21)メモリがランダムアクセスメモリ(RAM)から
なることを特徴とする請求項14記載のディジタル・デ
ータ・シンセサイザ。 22)入力データ記憶装置、累算器、およびメモリが2
進化10進符号(BCD)のデータで動作することを特
徴とする請求項21記載のディジタル・データ・シンセ
サイザ。 23)複数のアドレスに所定の修正表を記憶し、累算器
からのアドレスによってアクセスされたときデータを出
力する少なくとも一つの更に別のメモリと、 前記入力データに応答して、前記入力データが合成され
るべき周波数を決定するようにこの周波数を合成するの
に使用するため予め決定された特定の修正表メモリを選
択的に作動するデコーダ/アドレス指定器と、を更に備
えたことを特徴とする請求項15記載のディジタル・デ
ータ・シンセサイザ。 24)複数のアドレスに波形の表現を記憶し、前記累算
器からのアドレスによってアクセスされたときデータを
出力するための少なくとも一つの更に別のメモリと、 前記入力データに応答して、前記入力データが合成され
るべき周波数を決定するようにこの周波数を合成するの
に使用するため予め決定された特定の波形表示メモリを
選択的に作動するデコーダ/アドレス指定器と、を更に
備えたことを特徴とする請求項24記載のディジタル・
データ・シンセサイザ。Claims: 1) an input storage device for storing input data determining the frequencies to be synthesized; a clock device for periodically transferring the input data from the input storage device to an accumulator; It has a register stage configured as a pipeline, an accumulator for accumulating received input data and outputting an address, and a digital output when accessed by an address from this accumulator. A memory that stores digitally displayed waveforms through multiple addresses to output data, and a digital-to-analog converter (DAC) that accepts said digital data output and converts it to an analog signal.
A digital data synthesizer comprising: 2) The digital signal generator according to claim 1, further comprising filter means for receiving an analog signal, cutting unnecessary components of the signal, and outputting a synthesized frequency.
Data synthesizer. 3) The digital data synthesizer of claim 1, wherein the memory comprises random access memory (RAM). 4) The digital data synthesizer of claim 3, wherein the frequency instruction, accumulator, and memory operate on binary coded decimal code (BCD) data. 5) The DAC of claim 1, wherein the DAC comprises a plurality of single-chip digital-to-analog converters, each converting a portion of the output digital data having a different significance weight than the others.・Data synthesizer. 6) a device for storing input data that determines the frequencies to be synthesized; a clock device for periodically transferring said input data from said input storage to an accumulator; and registers configured by pipelines to increase speed. an accumulator for accumulating received input data and outputting an address; and an accumulator for accumulating received input data and outputting an address; a plurality of memories in which a plurality of addresses cooperate to store digitally displayed waveforms; and a plurality of memories responsive to said input data to synthesize said frequencies so as to determine the frequency at which said input data should be synthesized. a decoder/addresser for selectively activating a plurality of predetermined memories for use in a digital data synthesizer. 7) The digital data synthesizer of claim 6, wherein the accumulator includes register stages arranged by pipelines to increase speed. 8) The digital signal generator according to claim 6, further comprising filter means for receiving an analog signal, cutting unnecessary components of the signal, and outputting a synthesized frequency.
Data synthesizer. 9) The digital data synthesizer of claim 6, wherein the memory comprises random access memory (RAM). 10) The digital data synthesizer of claim 9, wherein the input data storage, the accumulator, and the memory operate with binary coded decimal code (BCD) data. 11) The digital converter of claim 6, wherein the DAC comprises a plurality of single-chip digital-to-analog converters, each converting a portion of the output digital data having a different significance weight than the others.・Data synthesizer. 12) The digital data synthesizer of claim 6, wherein the at least two memories contain different digital representations of the same waveform. 13) The digital data synthesizer of claim 12, wherein the at least two memories include digital representations having different numbers of addresses utilized to store waveforms. 14) a device for storing input data that determines the frequencies to be synthesized; a clock device for periodically transferring said input data from said input storage to an accumulator; and registers configured by pipelines to increase speed. an accumulator for accumulating received input data and outputting an address; and an accumulator for storing waveform representations at a plurality of addresses and accessed by the addresses from the accumulator. a first memory that stores a predetermined correction table at a plurality of addresses and outputs second data when accessed by an address from the accumulator; a combining device that combines the data and the second data to generate a composite output signal;
A digital data synthesizer comprising: 15) The combining device comprises a digital device for combining the first and second data, further comprising a digital-to-analog converter (DAC) for receiving a composite output signal of said data and converting this signal into an analog composite output signal. 15. The digital data synthesizer according to claim 14. 16) The digital converter of claim 15, wherein the DAC comprises a plurality of single-chip digital-to-analog converters, each converting a portion of the output digital data having a different significance weight than the others. ·data·
synthesizer. 17) a first digital-to-analog converter (DAC1) that accepts the first data and converts it to a first analog signal;
), and a second digital-to-analog converter (DAC2) that accepts the second data and converts it into a second analog signal.
15. The digital data synthesizer of claim 14, further comprising: said combining device comprising an analog device for combining said first and second analog signals. 18) DAC1 and DAC2 are comprised of a plurality of single-chip digital-to-analog converters, each converting a portion of the output digital data having a different significance weight than the others. digital data synthesizer. 19) A digital data synthesizer according to claim 14, characterized in that the accumulator has register stages organized by pipelines to increase speed. 20) The digital data synthesizer according to claim 14, further comprising filter means for accepting an analog signal, cutting unnecessary components of the signal, and outputting a synthesized frequency. 21) A digital data synthesizer according to claim 14, characterized in that the memory comprises random access memory (RAM). 22) Input data storage, accumulator, and memory are 2
22. The digital data synthesizer of claim 21, wherein the digital data synthesizer operates with data in evolved decimal code (BCD). 23) at least one further memory storing a predetermined correction table at a plurality of addresses and outputting data when accessed by an address from an accumulator; a decoder/addresser for selectively activating a particular correction table memory predetermined for use in synthesizing the frequencies to determine the frequencies to be synthesized. 16. The digital data synthesizer according to claim 15. 24) at least one further memory for storing a representation of a waveform at a plurality of addresses and outputting data when accessed by an address from the accumulator; a decoder/addresser for selectively activating a particular predetermined waveform display memory for use in synthesizing the frequencies to determine the frequency at which the data is to be synthesized. 25. The digital computer according to claim 24, characterized in that:
Data synthesizer.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US27085388A | 1988-11-14 | 1988-11-14 | |
US270853 | 1994-07-05 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0361999A true JPH0361999A (en) | 1991-03-18 |
Family
ID=23033077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (3)
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1989
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- 1989-11-13 GB GB8925641A patent/GB2224899A/en not_active Withdrawn
- 1989-11-14 JP JP1296022A patent/JPH0361999A/en active Pending
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Also Published As
Publication number | Publication date |
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GB8925641D0 (en) | 1990-01-04 |
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GB2224899A (en) | 1990-05-16 |
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