JPH0342731B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は、ジヨセフソン素子を用いたタイミン
グ・パルス発生回路に係わり、特に、入力信号の
立ち上りと立ち下がりに対応してワンシヨツト・
パルスを発生させるタイミング・パルス発生回路
に関する。

従来、この種のタイミング・パルス発生回路と
して第１図に見られるものが知られている。

第１図に於いて、Ｊ１乃至Ｊ３はジヨセフソン
素子、Ｌ１は大きな値のインダクタンス、Ｌ２は
小さな値のインダクタンス、Ｒは小さな値の抵
抗、Sinは入力信号線、Soffは直流オフ・セツト
電流供給線、Sbは直流バイアス電流供給線をそ
れぞれ示している。

この回路に於いて、今、ジヨセフソン素子Ｊ１
には直流オフ・セツト電流供給線Soffに流れる電
流に依る磁界が加えられていて常伝導状態にあ
る、即ち、オフ状態となつている。

入力信号線Sinには信号が入力されていないの
でジヨセフソン素子Ｊ２は超伝導状態にあり、直
流バイアス電流供給線Sbからのバイアス電流が
流れている。

ジヨセフソン素子Ｊ３には小さいとは伝え接地
との間に抵抗Ｒが直列に挿入されているのでバイ
アス電流は流れない。

ここで、入力信号線Sinにパルスが入力された
とすると、ジヨセフソン素子Ｊ２がスイツチして
常伝導状態となり、バイアス電流は流れない。ま
た、入力信号線Sinに流れる電流と直流オフ・セ
ツト電流供給線Soffに流れる電流とは逆方向であ
る為、ジヨセフソン素子Ｊ１は超伝導状態とな
り、ジヨセフソン素子Ｊ２に流れていたバイアス
電流がジヨセフソン素子Ｊ１の方へと流れること
になる。ところが、ジヨセフソン素子Ｊ１には接
地との間に大きな値のインダクタンスＬ１が直列
に接続されているので、流れようとするバイアス
電流は阻止されるかたちとなつてジヨセフソン素
子Ｊ３が存在するブランチに流れる。然し乍ら、
ジヨセフソン素子Ｊ３も在る程度のバイアス電流
が流れるとスイツチして常伝導状態になるので、
結局、バイアス電流はジヨセフソン素子Ｊ１のブ
ランチへと流れることになるが、この一連の動作
をする過程で、抵抗ＲとインダクタンスＬ２の両
端に極めて短いパルスが発生するものであり、こ
のパルスを所謂ワンシヨツト・パルスとして使用
することができる。そして、入力信号線Sinへ入
力されていたパルスが立ち下がるとジヨセフソン
Ｊ２は再び超伝導状態となつたバイアス電流が流
れるようになると共にジヨセフソン素子Ｊ１には
オフ・セツト電流供給線Soffに流れる電流でオ
フ・セツトが掛つた状態、即ち、常伝導状態とな
つて、これで当初の状態に戻つたことになる。
尚、この従来例で用いられる入力パルスは方形波
であり、このようなタイミング・パルス発生回路
は記憶回路の駆動に用いられることが多い。

第２図は別の従来例を表わすもので、第１図に
関して説明した部分と同部分は同記号で指示して
ある。

図に於いて、Ｊ４及びＪ５はジヨセフソン素
子、Scbは交流（AC）クロツク・バイアス電流
供給線をそれぞれ示している。

この回路に於いて、今、ACクロツク・バイア
ス電流供給線Scbに於けるバイアス電流が立ち上
がつたとすると、そのバイアス電流は超伝導状態
にあるジヨセフソン素子Ｊ４に流れる。

ここで、入力信号線Sinにパルスが入力された
とすると、ジヨセフソン素子Ｊ４がスイツチして
常伝導状態となり、バイアス電流はジヨセフソン
素子Ｊ５及び抵抗Ｒのブランチへと流れ、それが
出力となるものである。但し、ジヨセフソン素子
Ｊ５も或る程度のバイアス電流が流れるとスイツ
チして常伝導状態になる。この時点で、バイアス
電流はジヨセフソン素子Ｊ４とＪ５とに分流する
ことになる。従つて、この出力としては第３図に
見られるような波形を示すことになるが、図に記
号P₀として指示してある部分はワンシヨツト・
パルスとして使用することができる。尚、このよ
うなタイミング・パルス発生回路は、論理回路を
駆動するのに用いられることが多い。

ところで、前記説明した何れの従来例に於いて
も、入力パルスの立ち上がりに対応してワンシヨ
ツト・パルスが得られるのみであり、立ち下がり
に対応するワンシヨツト・パルスは得ることがで
きない。従つて、これでは、例えば、パルスのエ
ツジ検出を行なう場合、パルスの立ち上がり及び
立ち下がり時にそれぞれワンシヨツト・パルスが
必要とされたり、また、パルスの立ち下がり時の
みにワンシヨツト・パルスを発生させることが必
要とされることもあるが、前記各従来例ではその
ような要求に対処することはできない。

発明の目的 本発明は、電流フリツプ・フロツプに於ける二
つのゲートを全く同じように使用する極めて簡単
な構成に依り、入力パルスの立ち上がりと立ち下
がりの時点でワンシヨツト・パルスを発生するこ
とができるタイミング・パルス発生回路を提供し
ようとするものである。

発明の構成 本発明では、電流フリツプ・フロツプの対称性
を利用し、入力パルスが立ち上がつた時、電流フ
リツプ・フロツプの一方のゲートがワンシヨツ
ト・パルスを発生すると同時にバイアス電流を他
方のゲートに切り換え、入力パルスが立ち下がつ
た時には前記他方のゲートがワンシヨツト・パル
スを発生するようにしたものである。

発明の実施例 第４図は本発明の一実施例の要部回路図であ
り、第１図及び第２図に関して説明した部分と同
部分は同記号で指示してある。

図に於いて、Jgl及びJgrは電流フリツプ・フロ
ツプを構成するジヨセフソン素子、Jl及びJrはジ
ヨセフン素子Jgl及びJgrより小さい臨界電流を有
するジヨセフソン素子、Rl及びRrは微少抵抗、
Ｌは大きな値を有するインダクタンス、Ll及び
LrはインダクタンスＬより充分に小さい値を有
するインダクタンスをそれぞれ示している。尚、
ジヨセフソン素子Jl或いはJr及び抵抗Rl或いは
Rr及びインダクタンスLl或いはLrを直列接続し
たものを直列接続体と呼ぶことにする。

第５図は第４図の主要部分に於ける信号の波形
を表わすタイミング・チヤートであり、次に、こ
の図を参照しつつ第４図に示した実施例の動作を
説明する。

直流バイアス電流供給線Sbから直流バイアス
電流が供給され、直流オフ・セツト電流供給線
Soffには直流オフ・セツト電流が流れ、入力信号
線Sinに入力パルスが印加されていない状態にあ
るとすると、バイアス電流は殆どジヨセフソン素
子Jgrに流れている。

前記状態に於いて、入力信号線Sinに対し、第
５図ａに見られるようなパルスが入力されるとジ
ヨセフソン素子Jgrは第５図ｂに見られるように
零電圧状態から有限電圧状態へスイツチする。こ
の時、インダクタンスＬの阻子作用に依り、バイ
アス電流はジヨセフソン素子Jrが存在するブラン
チへ流れ、インダクタンスLrには第５図ｃに見
られるようなワンシヨツト・パルスが得られるも
のである。

前記ブランチに流れたバイアス電流がジヨセフ
ソン素子Jrの臨界電流を越えるとジヨセフソン素
子Jrもスイツチし、バイアス電流はジヨセフソン
素子JrからインダクタンスＬを介してジヨセフソ
ン素子Jglへと流れる。

ここで、直流オフ・セツト電流供給線Soffに流
れる直流オフ・セツト電流は入力信号線Sinに流
れる入力パルスと逆向きである為、その入力パル
スは打ち消され、従つて、ジヨセフソン素子Jgl
はスイツチしない。

入力パルスが第５図ａに見られるように立ち下
がると、直流オフ・セツト電流の為、ジヨセフソ
ン素子Jglがスイツチし、前記ジヨセフソン素子
Jgrがスイツチした時と同様、今度はインダクタ
ンスLlに第５図ｅに見られるようなワンシヨツ
ト・パルスが得られるものである。

この後、バイアス電流はジヨセフソン素子Jgr
へ転送されて初期状態に戻る。尚、第５図ｆには
インダクタンスＬに流れる電流の波形が示されて
いる。

前記したところから明らかなように、本発明に
依れば、パルスの立ち上がりと立ち下がりの各時
点に対応してワンシヨツト・パルスを発生させる
ことができるからジヨセフソン集積回路に於ける
タイミング・パルス発生回路を容易に構成するこ
とができる。

例えば、ジヨセフソン記憶回路は多数の電流フ
リツプ・フロツプを使用して構成されるが、その
ような記憶回路を動作させるにはセツト・リセツ
トのタイミング信号が必要である。その場合に本
発明を適用すれば、外部から印加する信号として
は方形波のみで良く、その方形波の立ち上がりで
ワンシヨツト・パルスを発生して記憶回路のセツ
トを、また、立ち下がりで再びワンシヨツト・パ
ルスを発生して記憶回路のリセツトを行なうこと
ができる。

尚、前記説明した実施例に於けるジヨセフソン
素子Jgr，Jgl，Jr，Ｊ１には単接合素子のみなら
ず、長い接合を持つ素子、２接合或いは３接合の
量子干渉計（SQUID：Superconducting
Quantum Interference Device）等を用いるこ
とができる。然し乍ら、ジヨセフソン素子Jr及び
Ｊ１には動作の安定性及び確実性等の点から単接
合素子を使用することが望ましい。また、回路動
作の点から、ジヨセフソン素子Jgr及びJglの両
端、或いは、インダクタンスに並列にダンピング
抵抗を挿入することが望ましい。

さて、前記実施例は入力パルスとして方形波、
即ち、“１”，“０”の２値のレベルを使用するも
のであり、これは、前記したように記憶回路を駆
動するのに好適なものであるが、論理回路を駆動
するには、次に説明するように、ACクロツク・
パルス、即ち、“１”，“０”，“−１”の３値のレ
ベルを有する入力パルスを用いることが好まし
い。

第４図の回路に於けるジヨセフソン素子Jgr及
びJglとして２接合或いは３接合量子干渉計を用
いるものとする。

第６図は閾値特性を示す線図であり、入力パル
ス電流及び直流オフ・セツト電流を図示の如く選
択する。

第７図は入力パルスの波形を示す線図であり、
これはジヨセフソン論理回路で使用される電源ク
ロツクそのものである。

第８図及び第９図はジヨセフソン素子Jgl及び
Jgrの閾値特性を表わす線図である。

第７図に見られる１の時刻にはジヨセフソン素
子Jgl及びJgrの動作点は第８図及び第９図に於け
るの点である。時刻２では動作点がに移動し
てジヨセフソン素子Jgrがスイツチし、インダク
タンスLrにワンシヨツト・パルスが発生すると
同時にバイアス電流がジヨセフソン素子Jglに転
送され動作点はに移動する。時刻３では動作点
がに移動し、インダクタンスＬ１にワンシヨツ
ト・パルスが得られ、続いて動作点はに移動す
る。時刻４になると、動作点は→→と移動
し、再びインダクタンスLrにワンシヨツト・パ
ルスが得られる。時刻５になると、動作点はへ
と移動してインダクタンスＬ１にワンシヨツト・
パルスが得られ、その後、初期状態、即ち、の
状態へと戻る。

前記動作説明に於けるジヨセフソン論理回路の
電源クロツクとインダクタンスＬ１及びLrに発
生するワンシヨツト・パルスの関係を図示すると
第１０図に見られる通りである。

図から判るように、正負何れのクロツクに対し
ても同期してワンシヨツト・パルスが得られてい
る。従つて、ジヨセフソン素子等で形成された電
流フリツプ・フロツプからなる回路に於いて、イ
ンダクタンスLrに得られるワンシヨツト・パル
スをセツト信号に、インダクタンスＬ１に流れる
ワンシヨツト・パルスをリセツト信号に使用する
ことに依り、論理回路とタイミングを採ることが
容易になる。

第１１図は本発明の他の実施例を表わす要部回
路図であり、第４図に関して説明した部分と同部
分は同記号で指示してある。

本実施例が第４図について説明した実施例と相
違する点は、直流バイアス電流供給線Sbをイン
ダクタンスＬの中点に接続し、且つ、接地もイン
ダクタンスＬの中点に接続したことである。

本実施例に於ける動作は第４図に見られる実施
例と殆ど変りない。

発明の効果 本発明に依れば、少なくとも１本の入力信号線
を有するジヨセフソン素子と、少なくとも２本の
入力信号線を有し且つその内少なくとも１本は前
記ジヨセフソン素子の入力信号線と直列接続され
又少なくとも１本はオフ・セツト電流を流すもの
であるジヨセフソン素子と、それ等ジヨセフソン
素子より小さい臨界電流を持つジヨセフソン素子
及び抵抗及びインダクタンスが直列接続されてあ
り且つ前記入力信号線を有する各ジヨセフソン素
子にそれぞれ別個に並列接続さた二組の直列接続
体と、前記入力信号線を有する両ジヨセフソン素
子間を結び前記インダクタンスの値より大きなそ
れを有するインダクタンスと、該大きな値のイン
ダクタンスと前記入力信号線を有するジヨセフソ
ン素子の接続点の何れか一方に接続されたバイア
ス電流供給線とを備えたことを特徴とするタイミ
ング・パルス発生回路が提供され、前記直列接続
の入力信号線に方形波或いはACクロツク・パル
ス等の入力パルスを印加することに依り、該入力
パルスの立ち上がり及び立ち下がりの何れの時点
に於いても、また、パルスの正負に拘わらず前記
時点でワンシヨツト・パルスを発生させることが
できるので、例えば、ジヨセフソン記憶回路或い
はジヨセフソン論理回路を駆動する為のタイミン
グ・パルスとして使用して有効であり、また、パ
ルスのエツジ検出等にも適用して好結果が得られ
るものであり、更にまた、構成が簡単であるから
容易に実施することができる。

【図面の簡単な説明】

第１図及び第２図は従来例の要部回路図、第３
図は第２図に示した従来例で発生するパルスを表
わす線図、第４図は本発明一実施例を表わす要部
回路図、第５図は第４図に示した実施例の動作を
説明する為の主要信号の波形を表わす線図、第６
図は閾値特性を示す線図、第７図は入力ACクロ
ツク・パルスの波形を表わす線図、第８図及び第
９図は本発明一実施例の動作を説明する為の閾値
特性を示す線図、第１０図は第７図乃至第８図に
関して説明した実施例に於ける入力ACクロツ
ク・パルスと発生させたワンシヨツト・パルスと
の関係を表わす線図、第１１図は本発明の他の一
実施例を表わす要部回路図である。 図に於いて、Jgl及びJgrはジヨセフソン素子、
Jl及びJrはジヨセフソン素子Jgl及びJgrの臨界電
流より小さいそれを有するジヨセフソン素子、
Rl及びRrは微少抵抗、Ｌはインダクタンス、Ll
及びLrはインダクタンスＬより充分小さい値を
有するインダクタンス、Sinは入力信号線、Soff
は直流オフ・セツト電流供給線、Sbは直流バイ
アス電流供給線である。

Claims (1)

【特許請求の範囲】
1. １ 少なくとも１本の入力信号線を有するジヨセ
   フソン素子と、少なくとも２本の入力信号線を有
   し且つその内の少なくとも１本は前記ジヨセフソ
   ン素子の入力信号線と直列接続され又少なくとも
   １本はオフ・セツト電流を流すものであるジヨセ
   フソン素子と、前記各ジヨセフソン素子より小さ
   い臨界電流を持つジヨセフソン素子及び抵抗及び
   インダクタンスが直列接続されてなり且つ前記入
   力信号線を有する各ジヨセフソン素子にそれぞれ
   別個に並列接続された二組の直列接続体と、前記
   入力信号線を有する両ジヨセフソン素子間を結び
   前記インダクタンスの値より大きなそれを有する
   インダクタンスと、該大きな値のインダクタンス
   と前記入力信号線を有するジヨセフソン素子との
   接続体に接続されたバイアス電流供給線とを備え
   てなることを特徴とするタイミング・パルス発生
   回路。