JPH0341497A - 表示装置におけるアドレス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は表示装置におけるアドレス制御方式に関し、特
に複数の二次元描画データ（イメージデータ、文字デー
タおよびグラフインクスデータ等）が同時に重ね合わさ
れて表示される表示装置（ＣＲＴ　（Ｃａｔｈｏｄｅ　
　Ｒａｙ　Ｔｕｂｅ）表示装置等）に対応するメモリ　
（表示メモリ等）のアドレス制御（二次元描画データを
記憶する領域のアドレスの発生等に関する制御）を行う
表示装置におけるアドレス制御方式に関する。

〔従来の技術〕

従来、この種の表示装置におけるアドレス制御方式では
、表示装置の画面に対応する大きさを有する表示メモリ
とは別個に描画メモリが設けられ、それぞれのメモリに
対するアドレス制御（描画メモリのアドレス制御は表示
メモリのアドレス制御に従属している）およびメモリ間
の二次元描画データの転送の際のアドレス制御が行われ
ていた。

このような従来の表示装置におけるアドレス制御方式は
、例えば第４図に示すような構成で実現されていた。

第４図に示す表示装置におけるアドレス御方式では、表
示メモリ４２とは別個に描画メモリ４１が設けられてお
り、その描画メモリ４１上の複数の描画フレームに二次
元描画データが描画される。

描画メモリ４１上の二次元描画データは、ＣＲＴ表示装
置４３に実際に表示できるように表示メモリ４２に写像
され（写像の際にはアドレス制御が必要になる）、デー
タバスを介して表示メモリ４２に転送される。

転送された表示メモリ４２上の複数の二次元描画データ
は、表示プライオリティに基づいて重ね合わされてＣＲ
Ｔ表示装置４３に表示される。

なお、以上の処理は、ＣＰＵ　（ＣｅｎｔｒａｌＰｒｏ
ｃｅｓｓｉｎｇ　　Ｕｎｉｔ０図示せず）からのアドレ
スバス等を介した制御（制御プログラムによる制御）に
よって行われる。

〔発明が解決しようとする課題〕

上述した従来の表示装置におけるアドレス制御方式では
、複数の二次元描画データを表示装置に表示するために
表示メモリとは別個に描画メモリが設けられているので
、制御プログラムによる描画メモリのアドレス制御２衷
示メモリのアドレス制御および描画メモリから表示メモ
リへの写像のためのアドレス制御が必要になり、二次元
描画データが実際に表示装置に表示されるまでの時間が
長くかかり（これはインタラクティブに使用される計算
機システムにとって不適当な性質である）、制御プログ
ラムが複雑になるという欠点がある。

本発明の目的は、上述の点に鑑み、１つのメモリ　（表
示メモリ）に対するアドレス制御（二次元描画データに
関するアドレスの自動的な発生等）を行う２つの独立し
たアドレス制御回路（描画系アドレス制御回路および表
示系アドレス制御回路）を設けることにより、表示性能
を高速化でき（表示装置に対する二次元描画データの表
示に要する時間を短縮することができ）、アドレス制御
を行う制御プログラムの簡易化を実現することができる
表示装置におけるアドレス制御方式を提供することにあ
る。

〔課題を解決するための手段〕

本発明の表示装置におけるアドレス制御方式は、描画系
アドレス制御回路および表示系アドレス制御回路の双方
からのアクセスが可能な表示メモリと、描画フレームに
おける二次元相対アドレスと前記表示メモリにおける物
理アドレスとの対応。

表示フレームにおける二次元相対アドレスと前記表示メ
モリにおける物理アドレスとの対応２表示フレームと描
画フレームとの対応および各描画フレームの表示プライ
オリティ等を保持する表示メモリ構成レジスタと、描画
フレームに描画される二次元描画データに係る二次元相
対アドレスを生成しその二次元相対アドレスを前記表示
メモリ構成レジスタの参照に基づき前記表示メモリの物
理アドレスに変換する前記描画系アドレス制御回路と、
表示フレームにおける二次元相対アドレスを生成し当該
二次元相対アドレスにおける描画フレームの表示プライ
オリティを前記表示メモリ構成レジスタの参照に基づき
判定しその表示プライオリティおよび前記表示メモリ構
成レジスタの参照に基づき当該二次元相対アドレスを前
記表示メモリの物理アドレスに変換する前記表示系アド
レス制御回路とを有する。

〔作用〕

本発明の表示装置におけるアドレス制御方式では、描画
系アドレス制御回路および表示系アドレス制御回路の双
方からのアクセスが可能な表示メモリが設けられ、表示
メモリ構成レジスタが描画フレームにおける二次元相対
アドレスと表示メモリにおける物理アドレスとの対応２
表示フレームにおける二次元相対アドレスと表示メモリ
における物理アドレスとの対応９表示フレームと描画フ
レームとの対応および各描画フレームの表示プライオリ
ティ等を保持し、描画系アドレス制御回路が描画フレー
ムに描画される二次元描画データに係る二次元相対アド
レスを生成しその二次元相対アドレスを表示メモリ構成
レジスタの参照に基づき表示メモリの物理アドレスに変
換し、表示系アドレス制御回路が表示フレームにおける
二次元相対アドレスを生成し当該二次元相対アドレスに
おける描画フレームの表示プライオリティを表示メモリ
構成レジスタの参照に基づき判定しその表示プライオリ
ティおよび表示メモリ構成レジスタの参照に基づき当該
二次元相対アドレスを表示メモリの物理アドレスに変換
する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の表示装置におけるアドレス制御方式
の一実施例の構成を示すブロック図である。本実施例の
表示装置におけるアドレス制御方式は、描画系アドレス
制御回路１と、表示系アドレス制御回路２と、デュアル
ポートメモリとして構成され描画系アドレス制御回路１
および表示系アドレス制御回路２の双方から同時にアク
セスできる表示メモリ３と、表示フレーム（第３図参照
。

ＣＲ７表示装置５の画面の大きさに対応するフレーム）
と複数の描画フレーム（第２図ｉａ）参照。二次元描画
データが描画されるフレーム）との対応をとるための表
示フレームにおける各描画フレームの表示位置１表示フ
レームの大きさ、各描画フレームの大きさおよび描画フ
レームの表示プライオリティ等を保持している表示メモ
リ構成レジスタ４と、ＣＲ７表示装置５と、アドレスバ
ス６および８と、データバス７および９とを含んで構成
されている。

描画系アドレス制御回路１は、二次元アドレス発生回路
１１と、文字フォントアドレス発生回路１２と、関数発
生回路１３と、Ｘ軸子ドレス生成部１４と、Ｙ軸子ドレ
ス生成部１５と、ビットシフタ１６と、加算器１７と、
ランチ部１８とを含んで構成されている。

表示系アドレス制御回路２は、表示アドレス発生回路２
１と、表示プライオリティ制御回路２２と、Ｘ軸子ドレ
ス生成部２３と、Ｙ軸子ドレス生成部２４と、ビットシ
フタ２５と、加算器２６と、ＬＵＴ　（Ｌｏｏｋ　　Ｕ
ｐ　　Ｔａｂｌｅ）２７とを含んで構成されている。

次に、このように構成された本実施例の表示装置におけ
るアドレス制御方式の動作について説明する。

描画系アドレス制御回路１内の二次元アドレス発生回路
１１１文字フォントアドレス発生回路１２および関数発
生回路１３は、イメージデータ、文字データおよびグラ
フインクスデータに係る描画フレームの相対座標値Ｘお
よびｙからなる二次元相対アドレス（Ｘ、　　ｙ）を以
下のように発生する。

すなわち、二次元アドレス発生回路１１は、イメージデ
ータに係る描画フレームの全範囲の二次元相対アドレス
をクロック（本実施例が適用される計算機システムに備
えられているクロック機能）に基づいて発生ずる。また
、文字フォントアドレス発生回路１２は、文字フォント
の転送を行うための文字データに係る描画フレームの文
字が存在する部分の二次元相対アドレスを発生する。さ
らに、関数発生回路１３は、グラフインクスデータに係
る描画フレームの直線１円、矩形および楕円等の関数を
表すための（直線等が存在する部分の）二次元相対アド
レスを発生する。

Ｘ軸子ドレス生成部１４およびＹ軸子ドレス生成部１５
は、このようにして発生された二次元相対アドレス（ｘ
、　　ｙ）中の相対座標値Ｘおよびｙを、表示メモリ構
成レジスタ４を参照して、表示メモリ３の物理アドレス
（絶対アドレス）　　（Ｘ、Ｙ）中の絶対座標値Ｘおよ
びＹに変換する。

加算器１７は、この絶対座標値ＸおよびＹに基づき、表
示メモリ３の物理アドレス（Ｘ、Ｙ）を生成し、アドレ
スバス６を介して表示メモリ３の当該物理アドレス（Ｘ
、Ｙ）の領域を特定する。

ピントシフタ１６は、表示メモリ３の各物理アドレスに
Ｗｒｉｔｅ（書込み）される二次元描画データを構成す
るＲ（Ｒｅｄ）データ＋　　Ｇ　（Ｇ　ｒ　ｅｅｎ）デ
ータおよびＢ（Ｂｌｕｅ）データ（ＲＧおよびＢの表示
レベル（濃度）を示す値。データバス７を介して送付さ
れてくる）がランチ部１８で揃った時に、表示レヘルの
調整のために必要に応して当該データをシフトする（調
整が不要なときにはこのシフトは行われない）。

その後に、ランチ部１８は、当該データを加算器１７に
より生成された物理アドレス（Ｘ、Ｙ）により特定され
る表示メモリ３の領域にデータバス７を介して転送する
。

一方、表示系アドレス制御回路２内の表示アドレス発生
回路２１は、ＣＲ７表示装置５に対応する表示フレーム
の全範囲の二次元相対アドレス（Ｘｙ）をクロックに基
づいて発生する。

表示プライオリティ制御回路２２は、表示アドレス発生
回路２１により発生された二次元相対アドレスに同期し
、その二次元相対アドレスに表示すべき二次元描画デー
タに係る描画フレームを複数の描画フレームの中から表
示プライオリティに基づいて選択する（この選択におい
ては表示メモリ構成レジスタ４が参照される）。

次に、Ｘ軸子ドレス生成部２３およびＹ軸子ドレス生成
部２４は、表示プライオリティ制御回路２２により選択
された描画フレームの表示メモリ３における絶対座標値
ＸおよびＹを生成する。

さらに、加算器２６は、この絶対座標値ＸおよびＹに基
づき、表示メモリ３の物理アドレス（Ｘ。

Ｙ）を生成し、アドレスバス８を介して表示メモリ３の
当該物理アドレス（Ｘ、Ｙ）の領域を特定する。

ビットシフタ２５は、物理アドレス（Ｘ、Ｙ）で特定さ
れる表示メモリ３の領域から読み出されたデータ（二次
元描画データの構成要素であるＲデータ、Ｇデータおよ
びＢデータ）をデータバス９を介して受は取り、表示レ
ヘルの調整のために当該データを必要に応してシフトし
、ＬＵＴ２７に送付する。

ＬＵＴ２７は当該データのＤ／Ａ（Ｄｉｇｉｔａ１／Ａ
ｎａｌｏｇ）変換を行い、ＣＲ７表示装置５は当該デー
タを表示する。

１ 次に、本実施例の表示装置におけるアドレス制御方式の
具体的な動作について説明する。

まず、第２図＋８＋および（ｂｌを参照して描画系アド
レス制御回路１における動作について説明する。

ここで、表示メモリ３は（ＦＸ、ＦＹ）のサイズを持つ
物理フレーム２００として定義されて取り扱われる（物
理フレーム２００のサイズ（ＦＸ、　　ＦＹ）は表示メ
モリ構成レジスタ４にあらかじめ定義されている）もの
とする。

また、物理フレーム２００内に３つの描画フレーム２０
１〜２０３が以下に示すように定義されている（あらか
じめ表示メモリ構成レジスタ４に定義されている）もの
とする。

描画フレーム２０１は、物理フレーム２００内の座標値
（Ｘ　ｓ　＋　、　Ｙ　ｓ　＋　）の開始点く左上端の
点）およびサイズ（ｘ＋　、Ｙ、）を持つイメージデー
タの描画フレームである。

描画フレーム２０２は、物理フレーム２００内の座標（
Ｉｎ　（ＸＳ２．　　ＹＳ２）の開始点およびサイズ（
ＸＺＹ２）を持つ文字データの描画フレームである。

２ 描画フレーム２０３は、物理フレーム２００内の座標値
（Ｘｓｉ、　ＹＳ３）の開始点およびサイズ（Ｘ３゜Ｙ
３）を持つグラフィックスデータの描画フレームである
。

描画系アドレス制御回路１内の二次元アドレス発生回路
ＩＩは、描画フレーム２０１内にイメージデータを描画
するために、描画フレーム２０１の開始点（Ｘ　ｓ　＋
　、　Ｙ　ｓ　Ｉ）からアドレス発生の単位ΔＸおよび
Δｙ毎に二次元相対アドレス（ｘ、ｙ）を順次発生する
。すなわち、ｒｘ＜Ｘ＋Ｊのときにはｒｘ＝ｘ＋Δｘ：
ｙ＝ｙ＜各式の右辺におけるＸおよびｙは直前に発生さ
れた相対座標値である）」を発生し、ｒｘ＝Ｘ＋Ｊのと
きにはｒｘ＝ｏ　：ｙ＝ｙ＋Δｙ」を発生する。

また、文字フォントアドレス発生回路１２は、描画フレ
ーム２０２内に文字データを描画するために、フォント
サイズ分の二次元相対アドレス（ｘ、　　ｙ）を発生す
る。

さらに、関数発生回路１３は、描画フレーム２０３内に
グラフィックスデータを描画するために、二次元相対ア
ドレス（Ｘ、　　ｙ）を発生する。ここでは、直線を描
画するものとし、例えば「Ｘ、、≦Ｘ≦Ｘ、（第２図（
ａｌ参照）」においてはｒｘ＝ｘ十Δｘ：ｙ＝ａ（ｘ＋
Δｘ）＋ｂ・Δｙ」を発生する。

なお、二次元アドレス発生回路１１２文字フォントアド
レス発生回路１２および関数発生回路１３による上述の
二次元相対アドレス（ｘ、ｙ）の発生におけるスキャン
方向は、第２図（ｂｌに示すスキャン方向テーブル（表
示メモリ構成レジスタ４にあらかじめ記憶されている）
中の「スキャン方向−Ｏｊが指定されているものと仮定
する）。このスキャン方向を変えることにより、９０度
、１８０度および２７０度の回転や鏡映等を瞬時に行う
ことができる。

Ｘ軸子ドレス生成部１４およびＹ軸子ドレス生成部１５
ならびに加算器１７は、このようにして発生された各描
画フレーム２０１〜２０３の二次元相対アドレス（Ｘ、
　　ｙ）に基づいて、表示メモリ３　（物理フレーム２
００）内の物理アドレス（Ｘ、Ｙ）を生成する。

この物理アドレス（Ｘ、Ｙ）におけるＲデータ。

ＧデータおよびＢデータは、アドレスバス６を介してラ
ンチ部１８に転送されてくる。

Ｒデータ、ＧデータおよびＢデータがラッチ部１８に揃
つと、ビットシフタ１６は、表示レベルの調整のために
当該データをシフトする。

その後に、ランチ部１日は、データバス７を介して表示
メモリ３の物理アドレス（Ｘ、Ｙ）の領域に当該データ
を書き込む。

次に、第３図を参照して表示系アドレス制御回路２にお
ける動作について説明する。

ここで、ＣＲ７表示装置５は（ＤＸ、ＤＹ）のサイズを
持つ表示フレーム３００として取り扱われるものとする
。

また、各描画フレーム２０１〜２０３の表示プライオリ
ティは、「描画フレーム２０１＜描画フレーム２０２〈
描画フレーム２０３（描画フレーム２０３の表示プライ
オリティが最も高い）」であるものとする。

５ さらに、描画フレーム２０１は表示フレーム３００内の
座標値（Ｘ　ｎ　＋　、　　Ｙ　ｏ　Ｉ）の位置を開始
点として表示され、描画フレーム２０２は表示フレーム
３００内の座標値（Ｘｎｚ、　　Ｙｎｚ）の位置を開始
点として表示され、描画フレーム２０３は表示フレーム
３００内の座標値（Ｘｎｓ、　　Ｙｎｚ）の位置を開始
点として表示されるものとする。

なお、以上のような情報は、あらかしめ表示メモリ構成
レジスタ４に定義されているものとする。

表示系アドレス制御回路２内の表示アドレス発生回路２
１は、クロックに基づいて、ｒｘ＝０．ｙ−〇」からｒ
ｘ＝ＤＸ、ｙ＝ＤＹＪまでについて表示フレーム３００
における二次元相対アドレス（ｘ、ｙ）を発生する。

表示プライオリティ制御回路２２は、表示メモリ構成レ
ジスタ４を参照し、上述のようにして発生された二次元
相対アドレス（ｘ、ｙ）の領域に表示すべき描画フレー
ムを複数の描画フレーム２０１〜２０３の中から表示プ
ライオリティに基づいて選択する。

６ 次に、Ｘ軸子ドレス生成部２３およびＹ軸子ドレス生成
部２４ならびに加算器２６は、表示アドレス発生回路２
１により発生された二次元相対アドレス（ｘ、ｙ）を、
表示プライオリティ制御回路２２により選択された描画
フレームに関して表示メモリ３（物理フレーム２００）
の物理アドレス（Ｘ、Ｙ）に変換する。

ビットシフタ２５は、表示メモリ３の物理アドレス（Ｘ
、Ｙ）の領域に記憶されているＲデータ。

ＧデータおよびＢデータをデータバス９を介してＲＥＡ
Ｄ　（読出し）し、表示レベルの調整のために当該デー
タをシフトし、ＬＵＴ２７に送付する。

ＬＵＴ２７は当該データを受は取ってＤ／Ａ変換を行い
、ＣＲ７表示装置５は当該データを表示する。

なお、本実施例ではビットシフタ１６および２５ならび
にＬＵＴ２７が設けられている場合について述べたが、
表示レベルを持たないデータが取り扱われるときには上
記構成要素を設けなくても本発明を実現できることはい
うまでもない。

〔発明の効果〕

以上説明したように本発明は、デュアルポートメモリで
ある表示メモリ、表示メモリ構成レジスタ、描画系アド
レス制御回路および表示系アドレス制御回路を設けるこ
とにより、表示性能を高速化でき（表示装置に対する二
次元描画データの表示に要する時間を短縮することがで
き）、アドレス制御を行う制御プログラムに負担をかけ
ずに複数の二次元描画データを重ね合わせて表示するこ
とができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、 第２図（ａｌおよび山）は第１図中の描画系アドレス制
御回路の動作を説明するための図、 第３図は第１図中の表示系アドレス制御回路の動作を説
明するための図、 第４図は従来の表示装置におけるアドレス制御方式の一
例の構成を示す図である。 図において、 ９ ３００　　・・・・表示フレームである。 ■　・　・　・　・ ２　・　・　・　・ ３　・　・　・　・ ４　・　・　・　・ ５　・　・　・　・ ６、８　・　・ ７　９　・　・ １１・　・　・　・ １２・　・　・　・ １３・　・　・　・ １４．２３・　・ １５２４・　・ １６．２５・　・ １７．２６・　・ １８・　・　・　・ ２１・　・　・　・ ２２・　・　・　・ ２７・　・　・　・ ２００　・　・　・ ２０１〜２０３ ・描画系アドレス制御回路、 ・表示系アドレス制御回路、 ・表示メモリ、 ・表示メモリ構成レジスタ、 ・ＣＲＴ表示装置、 ・アドレスバス、 ・データバス、 ・二次元アドレス発生回路、 ・文字フォントアドレス発生回路、 ・関数発生回路、 ・Ｘ軸アドレス生成部、 ・Ｙ軸アドレス生成部、 ・ビットシフタ、 ・加算器、 ・ランチ部、 ・表示アドレス発生回路、 ・表示プライオリティ制御回路、 ・　ＬＵＴ。 ・物理フレーム、 ・描画フレーム、 ２、

Claims (1)

1. 【特許請求の範囲】 　描画系アドレス制御回路および表示系アドレス制御回
   路の双方からのアクセスが可能な表示メモリと、 描画フレームにおける二次元相対アドレスと前記表示メ
   モリにおける物理アドレスとの対応、表示フレームにお
   ける二次元相対アドレスと前記表示メモリにおける物理
   アドレスとの対応、表示フレームと描画フレームとの対
   応および各描画フレームの表示プライオリティ等を保持
   する表示メモリ構成レジスタと、 描画フレームに描画される二次元描画データに係る二次
   元相対アドレスを生成し、その二次元相対アドレスを前
   記表示メモリ構成レジスタの参照に基づき前記表示メモ
   リの物理アドレスに変換する前記描画系アドレス制御回
   路と、 表示フレームにおける二次元相対アドレスを生成し、当
   該二次元相対アドレスにおける描画フレームの表示プラ
   イオリティを前記表示メモリ構成レジスタの参照に基づ
   き判定し、その表示プライオリティおよび前記表示メモ
   リ構成レジスタの参照に基づき当該二次元相対アドレス
   を前記表示メモリの物理アドレスに変換する前記表示系
   アドレス制御回路と を有することを特徴とする表示装置におけるアドレス制
   御方式。