JPH0338706A - 基準電圧発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は基準電圧発生回路に関し、特にデコーダ回路と
トリミング回路と抵抗網とを用いた基準電圧発生回路に
関する。

〔従来の技術〕

従来、この種の基準電圧発生回路、特にプログラマブル
・リード・オンリ・メモリ（以下、略してＦＲＯＭ）を
利用し、基準電圧を所望の値に設定する基準電圧発生回
路は、ＦＲＯＭに書き込むためのトリミング・コードを
転送するために数多くの端子を必要としていた。また、
従来は基準電圧源出力電圧の初期値の測定を１回しか行
えなかった。第５図は従来の基準電圧発生回路を示す回
路ブロックである。

第５図において、この基準電圧発生回路は、出力端子５
０を有するΔ■７型基準基準電圧源１他の電圧源でも良
い）と、デコーダ回路２と、トリミング回路３と、抵抗
値Ｒ１，Ｒ２を有する抵抗４０゜４１、抵抗値ｒで構成
される多数の抵抗４２の直列体を有する。これ抵抗のう
ち、抵抗４２は単位抵抗セルとして繰り返し用いられる
。抵抗４０゜４２の接点をｊｌ、抵抗４２とその次の抵
抗との接点をＪ２、それ以降の接点はＪ６４まである。

デコーダ回路２は、トリミング回路３からの６ビツトの
データＤ。、Ｄｌ、・・・・・・、Ｄ４．Ｄ５の値によ
り、接点Ｊｌ＋Ｊ２＋・・・・・・、Ｊ６４のどれかを
選択し、Δ■７型基準電圧源ｌの反転入力端子（−）に
入力される。第６図に第５図のトリミング回路３の具体
回路を示す。

第６図において、トリミング回路３はテスト機能付ＰＲ
ＯＭセル８乃至１３、リセット入力付シフト・レジスタ
２７乃至３２で構成される。リセット入力シフト・レジ
スタ２７乃至３２は、ＦＲＯＭＲル１４への書き込みデ
ータを供給することを目的とする。端子り。乃至Ｄ５は
、デコーダ回路２への出力端子、ＴＥＳＴは入力端子で
ＰＲＯＭセルデ′−夕を出力するか、シフト・レジスタ
２７乃至３２のデータを出力するかを選択するための端
子である。ＶＰＰは、ＦＲＯＭＲル１４への書き込みの
ための電源端子であり、高電圧を印加して書き込む。Ｒ
ＥＳＥＴは、シフト・レジスタ２７乃至３２を初期化す
るためのリセット入力端子、ＳＤはシフト・レジスタの
直列データ入力端子で、ＣＬＫはこの直列データを転送
するための転送りロック端子である。■、。、は基準電
圧源１のデータ信号で、■、。、の端子電圧を■、とす
る。

次に、この従来例の動作を説明する。第７図は第５図、
第６図の回路のタイミング図である。第７図において、
ｖｐｐは０，１、ＶＰＰと３値となっているが、ＶＰＰ
は１０レベルを超える、例えば＋５■以上の高電圧であ
る。タイミングと記したのは、各時間での動作状態を意
味している。まず、タイミングの■は不定の状態であり
、シフト・レジスタ２７乃至３２はどのような値になる
かは不明である。■はリセット端子ＲＥＳＥＴ＝０とし
てシフト・レジスタ２７乃至３２のデータを初期化し、
シフト・レジスタ出力Ｑ０乃至Ｑ５をＯとする。■では
基準電圧源出力電圧■、を測定する。

この時の条件としてはＴＥＳＴ＝Ｏを必要とする。

この場合、Ｄｏ＝Ｏ，Ｄ＋＝Ｏ，・”−１Ｄｓ＝Ｏとな
り、基準電圧源出力電圧ｖＪの値は、デコーダ回路２が
接点Ｊｌを選んだ状態の値である。

よって、基準電圧源出力電圧■、の初期値を元に、所望
の基準電圧源出力電圧■、を求めるために、トリミング
・コードを算出する。第７図では、Ｄ５乃至り。−［１
００１０１）のトリミング・コードを算出したものとし
ている。

■は直列データ入力端子ＳＤに上記データを、転送りロ
ック端子ＣＬＫに転送りロックを供給しトリミング・コ
ードをセットしている。

■では、ＴＥＳＴ＝０とし、デコーダ回路にセットした
トリミング・コードを与えて、そのトリミング・コード
による基準電圧源出力電圧■。

を測定する。所望の基準電圧源出力電圧Ｖ、が得られた
ならば、■のＦＲＯＭ書き込みに進み、そうでないなら
ば、所望の基準電圧源出力電圧■。

５：澤 との差分を埋める補正トリミング・コードを加え、ある
いは差引き、再び■を繰り返す。

■ではセットしたトリミング・コードをＦＲＯＭＲル１
４に入力した状態にしておき、電源端子ＶＰＰはトリミ
ング・コードをＦＲＯＭに書き込むために必要な時間、
高電圧を保持する。■はトリミング・コード書き込みを
完了した状態である。

〔発明が解決しようとする課題〕

前述した従来の基準電圧発生回路では、ＦＲＯＭに書き
込むためのトリミング・コードを転送スるために、数多
くの端子を必要とし、パッケージのピン端子数を多くす
るという欠点がある。また、前述した従来の基準電圧発
生回路では、トリミング・コードを算出するために、基
準電圧源出力電圧■、の初期値の測定を１点しか行えな
いため、精度に欠けるという欠点がある。

本発明の目的は、前記欠点を解決し、端子数を減少させ
、高精度に基準電圧が発生しうるようにした基準電圧発
生回路を提供することにある。

〔課題を解決するための手段〕

６ 本発明の基準電圧発生回路は、基準電圧を最適値にする
ためのデコーダ回路と抵抗網を有し、前記デコーダ回路
の入力をｎ入力（ｎ＝＝１．２゜３、・・・・・・）と
した基準電圧源と、ｍピッ）　（ｎが偶数ならばｍ　−
ｎ、ｎが奇数ならばｍ＝−）直２ 列に接続した第１のｍビット・バイナリ−・カウンタと
、前記第１のｍビット・バイナリ−・カウンタ出力を上
位、下位の２つに分けたプログラマブルＲＯＭの入力と
し、上位、下位を指定する第２の１つのバイナリ−・カ
ウンタを有し、前記第１のｍビット・バイナリ−・カウ
ンタと前記第２のバイナリ−・カウンタを初期化する手
段を有し、かつｎビットの再上位ビットに論理“′１′
″を与える手段を有し、前記第１のｍビット・バイナリ
−・カウンタの初段クロック入力を前記プログラマブル
ＲＯＭの電源と共有していることを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の基準電圧発生回路を示す回
路ブロック図である。第１図において、本実施例の基準
電圧発生回路は、Δ■ア型基準電圧源１（他の電圧源で
も良い）と、デコーダ回路２と、トリミング回路３と、
抵抗値Ｒ，，Ｒ２を有する抵抗４０，４１、抵抗値ｒを
有する多数の抵抗４２の直列体とを含み、構成される。

抵抗４２は、単位抵抗セルとして繰り返し用いられる。

抵抗４０，４２の接点をＪｌ、抵抗４２とその次の抵抗
４２との接点をＪ２、それ以降の接点はＪ６４まである
。デコーダ回路２は、トリミング回路３からの６ビツト
のデータＤ。乃至Ｄ５の値により、接点ＪＩＩＪ２１・
・・・・・、Ｊ６４のどれかを選択し、Δ■ア型基準電
圧源１の反転入力端子（−）に入力される。第２図に２
のトリミング回路３の一具体例を示す。

第２図において、本トリミング回路３は、テスト機能付
ＰＲ，ＯＭセル８乃至１３と、リセット入力付バイナリ
−・カウンタ４，５．６と、プリセット入力付バイナリ
−・カウンタ７とを含み、構成される。ここで、端子り
。乃至Ｄ５はデコーダ回路２への各出力端子、ＲＥＳＥ
Ｔはリセット入力付バイナリ−・カウンタ４，５，６、
及びプリセット入力付バイナリ−・カウンタ７を初期化
するためのリセット入力端子、Ｖ３３ＳはＲＥＳＥＴ端
子からのリセット後、論理“０′″を与えて抵抗網の接
点Ｊ３３を選択するための端子、ＣＬＫは、バイナリ−
・カウンタ７をカウント・アップするためのクロック入
力であり、テスト機能付Ｐ’ＲＯＭセル８乃至１３のＰ
ＲＯＭデータを出力するか、バイナリ−・カウンタ値を
出力するかを選択するテスト端子であり、かつＦＲＯＭ
セル１４への書き込みのための電源端子でもある。

次に、この第１図、第２図の実施例の動作を説明する。

第３図は第１図、第２図の実施例のタイミング図である
。タイミングと記したのは各時間での動作状態を意味し
ている。まず、タイミングのは不定の状態であり、バイ
ナリ−・カウンタ４，５゜６．７はどのようなデータか
は不明である。■はリセット端子ＲＥＳＥＴ＝Ｏ１とし
てバイナリ−９− ・カウンタ４乃至７のデータを初期化し、バイナリ−・
カウンタ出力Ｑ。、Ｑ、、Ｑ２、ＳＥＬを０とする。■
では基準電圧源出力電圧■１を測定する。この時の条件
としては、ＣＬＫ入力端子をリセット中か又はリセット
する前に、〔ＣＬＫ＝０〕としておく必要がある。この
場合ＣＤ　Ｏ＝　Ｏ、Ｄ　ｌ　”０、・・・・・・、Ｄ
ｓ＝Ｏ：］となり、基準電圧源出力電圧■１の値はデコ
ーダ回路２が接点Ｊｌを選んだ状態の値である。■は端
子■３３Ｓ＝０として、ＮＡＮＤ１９の出力を〔１〕に
し、基準電圧源出力電圧Ｖ３３を測定する。この場合、
［Ｄｏ＝０．Ｄ＋＝０、・・・・・・、Ｄ４＝０．　Ｄ
ｓ＝１）となり、ＶＳ２の値はデコーダ回路が接点Ｊ３
３を選んだ状態の値である。ここで基準電圧源出力電圧
■ｌ　ｒ　Ｖ　３３の値を元に所望の基準電圧源出力電
圧■、を求めるためにトリミング・コードを算出する。

第３図ではＤ５〜Ｄｏ”１１０１０１のトリミング・コ
ードを算出したものとする。■では、上位ビットＤ３乃
至Ｄ　ｓ　”１１０を設定するために、ＣＬＫに６個パ
ルスを入力し、カウント・アップする。■では、ＣＬＫ
トシ甘 に電圧■ＰＰを印加しテスト機能付ＰＲＯＭセル１１゜
１２．１３の内部をＦＲＯＭセルにデータを書き込む。

■では、ＣＬＫにパルスを入力し、〔５ＥＬ＝１→０〕
にし、下位Ｄ２乃至り。＝〔１０１〕を設定するために
、その後ＣＬＫに５個クロックを入力しカウント・アッ
プする。■ではＣＬＫに電圧ｙ　ｐｐを印加しテスト機
能付ＰＲＯＭセル８゜９．１０の内部のＦＲＯＭセルに
データを書き込む。■はトリミング・コード書き込みを
完了した状態である。なおＣＬＫは書き込み完了後ＩＩ
　Ｉ　Ｉ＋レベルにプル・アップしておく必要がある。

次に、トリミング・コードの算出方法について述べる。

基準電圧源出力電圧Ｖ、と、抵抗値Ｒ，，Ｒ２゜ｒ、接
点Ｊとの間には次の関係がある。

・・・・・・（１） ここで、 ■１゜はオフセット電圧である。

Ｊ＝１の時の基準電圧源出力電圧■、の値をＶｌ＋ Ｊ＝３３の時の基準電圧源出力電圧■、の値をＶ３３と
すると、 Ｖｌ、Ｖ３３は（１）式より、次式となる。

前式〔（３） （２）〕 より、 一次式が得られる。

・・・・・・（４） さらに、 前式（３）。

（４）より、 次式を得る。

・・・・・・（５） 前式（１）式に前式（４）。

（５）式を代入し、 整理すると、 次式が得られる。

ｊ＝−＋６５ ・・・・・・（６） 前式（６）から、基準電圧源出力電圧Ｖｌ　ｒ　Ｖ　３
３を測定することにより、接点Ｊが求まる、つまりトリ
ミング・コードが算出される。

第４図は本発明の他の実施例の基準電圧発生回路を示す
回路ブロック図である。第４図において、本実施例の基
準電圧発生回路は、第１図と第１図中のトリミング回路
３を第２図の代わりに第４図と置き換えることにより、
得られる。

即ち第２図との相違は、リセット入力付バイナリ−・カ
ウンタ、プリセット入力付バイナリ−・カウンタを用い
るか否か、Ｑｏ乃至Ｑ２、およびｉ■が全て“０″であ
るかを検出するＮＯＲゲートを用いるかである。第４図
において、本実施例のトリミング回路は、テスト機能付
ＰＲＯＭセル力、１３− ′°＼ ８乃至１３と、バイナリ−・カウンタ２２乃至２５と、
バイナリ−・カウンタ２２乃至２５の出力Ｑ。、Ｑｌ、
Ｑ２およびＳＥＬが全て′０′″であることを検出する
ＮＯＲゲート２６とを含み、構成される。前記一実施例
では、リセット人力■ＳＥＴをＯ″とすることでバイナ
リ−・カウンタ４乃至７の出力Ｑ。　Ｑ、、Ｑ２、ＳＥ
Ｌを初期化したが、本実施例では、ＮＯＲゲート２６の
出力ｖｌＱを監視し、０″であるならばノくイナリー・
カウンタ２２乃至２５の出力Ｑｏ、　Ｑｌ、　Ｑ２、邑
ＥＬの少なくとも１つが′１″であるから、ＣＬＫによ
りクロックを入力し、ＮＯＲゲート２６の出力〔ｖ１Ｑ
＝ｌ〕となるまでクロックを入力し続ける。ＮＯＲゲー
ト２６の出力［ＶＩＱ＝１１を検出したところで、クロ
ック入力をストップし、基準電圧源出力電圧ｖｌを測定
する。次にＶ３３Ｓを０とし、基準電圧源出力電圧Ｖ３
３を測定する。

第３図のタイミング図の■基準電圧源出力電圧Ｖ３３の
測定から■の完了までと同様の動作を行う。

〔発明の効果〕

−四一 以上説明したように、本発明は、シフト・レジスタでは
なくバイナリ−・カウンタを使用し、特にクロック入力
端子とＦＲＯＭの電源端子を共有することにより、端子
数を削減できる効果がある。

さらに、本発明では、トリミング・コードを算出するた
めに、基準電圧源出力電圧■、の初期値の測定を２回行
うことができるため、精度を上げることができるという
効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例の基準電圧発生回路を示すブ
ロック図、第２図は第１の実施例のトリミング回路の回
路図、第３図は第１の実施例の回路図のタイミング図、
第４図は本発明の他の実施例のトリミング回路の回路図
、第５図は従来例の回路ブロック図、第６図は従来例の
トリミング回路の回路図、第７図は従来例のタイミング
図である。 １・・・・・・Δ■ア型基準電圧源、２・・・・・・デ
コーダ回路、３・・・・・・トリミング回路、４，５．
６・・・・・・リセット入力付バイナリ−・カウンタ、
７・・・・・・プリセット入力付バイナリ−・カウンタ
、８乃至１３・・・・・テスト機能付ＦＲＯＭセル、１
４・・・・・・ＰＲＯＭセル、１５．２１・・・・・・
ＯＲゲート、１６，１７゜１８・・・・・・ＡＮＤゲー
ト、　１９．２０・・・・・・ＮＡＮＤゲート、２２乃
至２５・・・・・・バイナリ−・カウンタ、２６・・・
・・・ＮＯＲゲート、２７乃至３２・・・・・・リセッ
ト入力付シフト・レジスタ、４０，４１．４２・・・・
・・抵抗、Ｊｌｒ　Ｊ２１　Ｊ６４・・・・・・の抵抗
間の接点。

Claims (1)

【特許請求の範囲】
1. 基準電圧を最適値にするためのデコーダ回路と抵抗網と
   を備え、前記デコーダ回路の入力をｎ入力（ｎ＝１、２
   、３、・・・・・・）とした基準電圧源と、ｍビット（
   ｎが偶数ならばｍ＝ｎ／２、ｎが奇数ならばｍ＝（ｎ＋
   １）／２）直列に接続した第１のｍビット・バイナリー
   ・カウンタと、前記第１のｍビット・バイナリー・カウ
   ンタ出力を上位、下位の２つに分けたプログラマブルＲ
   ＯＭの入力とし、かつ上位、下位を指定する第２の１つ
   のバイナリー・カウンタと、前記第１のｍビットバイナ
   リー・カウンタと前記第２のバイナリー・カウンタとを
   初期化する手段と、かつｎビットの最上位ビットに論理
   “１”を与える手段とを備え、前記第１のｍビット・バ
   イナリー・カウンタの初段クロック入力を前記プログラ
   マブルＲＯＭの電源と共有することを特徴とする基準電
   圧発生回路。