JPH0337704A - アナログ―デジタルオペレーテイングシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野」 本発明はプロセス制御器に関するものである。

更に詳しくいえば、本発明はプロセス制御器用の入力デ
ータサンプリング装置に関するものである。

〔発明が解決しようとする課題〕

本発明の目的は改良した入力データサンプリングスケジ
ューリング装置を得ることである。

〔課題を解決するための手段〕

この目的を達成するために、データを要求するプロセス
制御器のハードウェア構成を基にして入力データサンプ
リングスケジューリングを適応制御するためのプログラ
ムを有する入力データサンプリングスケジューリング装
置が本発明によって得られる。

（実施例〕 プロセス制御環境においてアナログ入力データを利用す
る領域における従来の技術は通常は次のものを含む。

１、　アナログ人力が読取られる。たとえば、読取シを
制御するハードウェア／ソフトウェア系によう固定され
るやｂ万およびレートで、物理的な電圧、抵抗値筐たは
電流の信号が、値を用いる制御プログラムにとって意味
のあるその値へ変換される。

２、制御アルゴリズムは、入力を読取るためのスキーム
に同期させられるレートで値を用いる、たとえば、オペ
レーティングシステムはｒｘＪ秒ごとに全てのチャネル
を読取シ、それから制御ルーチンをｒｘＪ秒ごとに読取
る、またはそれが入力値を用いるレートは重要ではない
。

３、制御装置において用いられる物理的な入力は固定さ
れた構成またはプログラム可能な構成を基にしているが
、各入力のサンプルスケジュールはハードウェアの全体
的なサンプリングスキームで固定される。

他方、本発明は従来の技術よりも下記のような大きな利
点を有する。

１、包括的なハードウェア／ソフトウェアシステムを使
用できるようにする。

２、ハードウェアを用いるどのような制御器にも適合さ
せるために変化するサンプル速度を提供する。

３、他点では本質的には遅いＡ／Ｄ変換器装置を非常に
効率的な装置にする。

４、ハードウェアの製造者ではなくて最終需要者により
人れられた構成を基にして各種のサンプルスケジュール
を提供する。

５、構成された最後のスケジュールとは無関係に制御／
読取り同期を行う。

本発明の装置の設計と実現は、制御器が意図する任意の
潜在的な用途を満す期間内に可能なアナログ入力の全て
をサービスする（サンプルする）必要を基にしたもので
あって、安価ではあるが、現在利用できる他のＡ／Ｄ技
術に関連して本質的に遅いハードウェアを利用する。現
在用いられる制御アルゴリズムの必要性は、１〜３秒ご
とに１回という頻度である入力を読取ることを要求する
から、全てのデータ入力、たとえば１６個のデータ入力
、をちょうど循環する簡単な装置は可能でなかった。し
たがって、目的は、第１に、１秒に１回という速さであ
る入力をサンプルし、残すのチャネルを制御ルーチンに
とって依然として許容できる速さでスケジュールする装
置を得ることである。第２に、制御ルーチンが既知の読
取シ周波数に関して呼出されるように、チャネル読取り
を同期してスケジュールすることである（したがって、
「変化速度」計算を信頼できるものにする）。

第３に、較正チャネル読取シを点在させるために、この
スケジュール内の時間スロットを提供することである。

本発明のアナログ−デジタル人力オペレーティングシス
テム（ＡｐＩｏｓ）は、バーンナルコンピュータ（ＰＣ
）インターフェイスと制御器自体とにおけるメモリに格
納されているルーチンで構成される。ＰＣは制御器の入
力を構成するためのユーザーインターフェイスを提供す
る。この構成から「チャネルスケジュール」が構成され
る。このチャネルスケジュールは、制御器にトける各物
理的チャネルをサンプルすべき時を記述する。ＰＣはそ
れのデータベースへのエントリを基にしてチャネルスケ
ジュールを構成する。それらのエントリは制御アルゴリ
ズムの一部としてロードされる。

与えられた制御アルゴリズムのためのデータベースハ、
ラベルデータ（ユーザーインターフェイスを「親しみの
あるもの」にするため）、パラメータ検査データ（ユー
ザーエントリイについて誤υ検査を行うため）、訣よび
記述データ（制御アルゴリズム釦よびそれのパラメータ
のある特性を記述する）のような項目より成る。（制御
アルゴリズムの入力の求められているサンプリング速度
に関連する）記述データを用いてチャネルスケジュール
を組む。ＰＣはこのスケジュールを制御器のプログラム
可能な読出し専用メモＩＪ　（ＦＲＯＭ）にダウンロー
ドする。正常な動作中は、ＡＤＩＯ８はチャネルをサン
プルし、このダウンロードチャネルスケジュールと、制
御アルゴリズムＦ　ＲＯＭ　に格納されている「タスク
表」とを基にしてタスクを呼出す。このタスク表は制御
アルゴリズムの開発者により製作され、制御ルーチンと
、それらのルーチンの実行周波数とを記述する。

本発明は、本質的に３つの制御可能なセンサ入力データ
レートを許すことによシ制御アルゴリズムが設計される
やり万で融通性を持たせるものである。それらのレート
（ＤＩＣＩ、高速シよび低速と呼ぶ）は１秒増分で制御
アルゴリズムの開発者（末端需要者ではない）によりプ
ログラムできる。

高速チャネルは１秒の倍数で指定でき、低速チャネルは
高速チャネルレートの倍数で指定できる。

ＤＩＧＩレートは、プログラムされる高速レートとは無
関係に、デジタル入力を１秒レートで常にサンプルする
。この場合には、「デジタル」チャネルはデジタル入力
として構成されるアナログ入力チャネルでちる。このチ
ャネルの読取りはこの種類に対しては異るやシ万で取扱
われるから、後で説明する。

チャネルスケジュールはユーザーのプログラミング中に
ＰＣにおいて組１れるから、ユーザーが構成を完了する
筐では、与えられた構成の妥当性は判定されない（たと
えば、貴方はＩＸＪ個の高速チャネルを使用できす、か
つ低速レート内でＹ」個の低速チャネルをサンプルでき
る）。これは、高速レート／低速レートの適切な選択と
、制御アルゴリズム設計者により各制御変数へ割当てら
れたレートの正しい選択とにより軽減できる。

制御アルゴリズムの設計者が気づかねばならない１つの
制約は、このチャネルスケジュールが制御器のＰＲＯＭ
内に含壕れるからそのチャネルスケジュールの大きさを
適当な大きさに固定すべきことと、与えられた構成がこ
の限度をこえることがある表の大きさを持つことである
。たとえば、高速レートが２秒で、低速レートが１０秒
であるスケジュールはかよそ５０バイトのＦＲＯＭ　を
要する。高速レートが１秒で、低速レートが１５秒であ
るスケジュールは２５０バイト以上を要する。

この表に割当てられたＦＲＯＭの量はメモリと正常な」
スケジュールの大きさ、たとえば１２８バイト、を基に
する。そのメモリには予備を用意できる。

１、　高速シー１２２秒、低速レート−１０秒ａ）４高
速Ｖ、８低速Ｒ，４低速ｖｔで。

ｂ）２高速Ｒ１１高速Ｖ、５低速Ｒ１８低速Ｖまで。

ｃ）３高速Ｒ１６高速Ｄ、４低速Ｒ，１低速■１で。

ｄ）３高速Ｒ，６高速り、３低速Ｒ１３低速Ｖ筐で。

ｅ）３高速Ｖ、２高速Ｒ１４低速Ｒまで、等。

２、高速シー１２３秒、低速ツー１２１５秒（現在のＶ
ＡＶ　）： ａ）２高速Ｖ、３高速Ｒ，９低速Ｒ，２高速Ｄ１で。

チャネルスケジュールの大きさ＝５１バイト。任意のｒ
ＲＪを２つのｒＶＪで置換できる。

制御アルゴリズムは高速レートと低速レート、および１
秒マーク（後述する）０〜２５５ｍ５ｅｃに対する許容
議長とを指定せねばならない。制御アルゴリズムは各入
力変数をＤＩＧＩパラメータ、高速パラメータまたは低
速パラメータとして指定せねばならない。この指定は、
制御アルゴリズムが開発される時に行われる。それらの
指定を基にしたアナログ入力チャネルの呼出しのスケジ
ューリングはユーザーにとって明らかに行われ、構成時
にｐｃによυ行われる。

各制御アルゴリズム変数に、Ａ／Ｄ変換器の引続く読取
ジの間の許容ずれを記述するノくラメータである。この
「デルタ」は、規則に合っていると考えられる変化レー
トをほぼ制限する。その変化は、ノイズによる擾乱のみ
に起因する変化とは異るものである。このデルタは技術
で指定される。

したがって、呼出しがこのデルタの中または外であると
いうことは、計算／フィルタルーチンが実際に実行され
た後１で知られない。これはあらゆる読取ｐ’ｉＡＩ列
に入力させることを賛求する。

このことは、あらゆるアナログ入力読取シに対してＡ１
列への２つの入力が存在することを意味する（それら２
つの読取りがｆ波スキームにｋいてどのようにして用い
られるかについての詳細については後で訣明する）。

メモリに格納されているＡＤＩＯ８実行プログラムはタ
スクスケジューラ−（ＴＳ）を１秒間隔で生じ、起きた
ばかジのどの種類の状況が生じさせたかについての情報
をＴＳへ送る。タスクスケジューラ−は、制御アルゴリ
ズム開発者によυ組筐れたタスク表を基にして、１秒か
き、２秒おき、１０秒おき、等、に実行すべきタスクを
呼出す。

この表はアルゴリズムルーチン名、それの呼出しレート
（呼出しの間の秒数）、およびその他の要求されている
パラメータを記述する。

全体のＡＤＩＯＳプログラムは下記の主サブルーチンす
なわち主機能、表、および列（ブロック図で表されてい
る第１図を参照）で構成される。

ａ）　ＡＤＩＯＳ実行（ＡＤＩＯ８） ｂ）タスクスケジューラ−（ＴＳ） Ｃ）計算／フィルタルーチン（ＣＦＲ）ｄ）アナログ入
力チャネルスケジュール（ＡｒＳ）表 ｅ）アナログ入力計算待ち行列（ＡＩＱ）表ｆ）制御ア
ルゴリズムタスクスケジュール（ＣＡＴＳ）表 ＡＤＩＯ８（７’ｌ動作はそれの全てのタイミングに対
して５０７６０Ｈｚ　割込み信号を基にする。ＡＤＩＯ
８実行のあらゆる５０／６０Ｈｚ割込み（それぞれ２０
．Ｏ４たは１６．６７ｒｎｓｅｃ）は、ＡｒＳ表の状態
を基にして各種の機能をサービスする。第１図に示すよ
うに、ＡＤＩＯ８実行ルーチンが実行せねばならない基
本的な機能は、 ａ）どの入力チャネルを読取るべきかを決定するための
ＡＩＳ表の読取ジ。

ｂ）データ入力を走査するためのマルチプレクサ２０の
制御と、制御器が用いるために入力読取シを得るための
Ａ／　Ｄ変換器４０の制御。

ｃ）　ＡＩＱの書込み。

ｄ）計算ルーチン／フィルタルーテンの発生。

計算フィルタルーチン（ＣＦＲ）は通常はＡＩＱの呼出
しと、待ち行列中の全ての入力カラントラ技術単位へ変
換することを行う（これのし１」外は較正チャネルと「
マーク」である）。ＣＦＲは、適切な較正チャネルを用
いるために、ＡＩＱ　から１レンジ」を読取る。このプ
ロセスはカウントを物理的な値へ変換する。ＣＦＲは、
変換を行うためにどの入力構成ファイルを使用するかを
決定するために、ＡＩＱからチャネル番号を読取る。構
成ファイルは物理的入力パラメータ（オーム、ボルト、
ｍ入）と技術単位（？、℃、ｐｓｉ等）の間の関係を記
述する。また、このファイルには、この物理的入力ヘマ
ツプされた制御変数もある。結果としての技術単位は、
それらの値を使用する制御アルゴリズムルーチンが変換
プロセスについての知識を持つ必要がないように、この
制御変数に対応するランダムアクセスメモリ（ＲＡＭ）
表に格納される。

チャネルの種類はいくつかの特殊機能を記述する。その
種類が較正チャネルを示したとすると、技術単位への変
換は求められない。カウント数がある基準点として格納
される。その基準点は既知の物理値へマツプされる。種
類がＦマーク」であるとすると、これはタスクスケジュ
ーラ−を生するべきことを示す。ＣＦＲは後で述べる方
法を用いてｒ波を行う。同じチャネルに対する２回の読
取シがＡＩＱ中に連続して現われるように、あらゆるチ
ャネルがＡＤＩＯ８によって２回読取られる。ＣＦＲは
両方の読取シを変換し、ｒ波スキームを実現する。

タスクスケジューラ−（ＴＳ）は、ＡＩＱ中の「マーク
」を読取ることにより、ＣＥＲによって毎秒生じさせら
れる。その発生が１秒マークまたは高速レートマーク（
高速チャネルの終了の直後に生ずるマーク）のために発
生が行われたか否かについての情報（フラッグ）をＴＳ
は利用できる。

ＴＳばＣＡＴＳ表を基にして適切な制御アルゴリズムル
ーチン□呼出す責任がある。ＣＡＴＳは呼出しレート（
呼出しの間の秒）と、各ルーチンに対する条件コードと
を記述する。各ルーチンに対する条件コードバイトは、
それの呼出しレートカウントが切れた時にそのルーチン
を呼出すべきか否かを示す。

第２図に示すように、ＡＩＳ表は低速レートサイクル内
の事象のスケジュールを記述する。たとえば、低速レー
トが１５秒に指定されたとすると、１５秒期間内のあら
ゆる事象を記述するためにＡＩＳ表が構成される。６表
のエントリはチャネル番号と事象の種類とで記述される
。事象というのは、通常は制御器装置への正常なアナロ
グ入力の１つ、または可能な較正読取りの１つであるチ
ャネル読取シである。ここで示す例は１６個のデータ入
力の走査を基にしている。しかし、事象は、同期を行う
特殊な種類（１秒マーク、高速レートマーク、オたは遅
延カウント）、または「ファイルの終ＤＪ　（ＥＯＦ）
型とすることもできる。１１秒マーク」というのは、「
高速レート」秒ごとに１１秒マーク」を置き換えるマー
クである。これは、高速チャネルに同期させられている
どのルーチンも実行せねばならないという、タスクスケ
ジューラ−への合図である。ファイルの終Ｄ（ＥＯＦ）
事象型は、低速レートサイクルが終了させられているこ
と、および表中の最初のチャネルスロットに対応する表
中のスロットにｒ　ＡＩＳ事象ポインタ」をリセットす
べきことを指示する。

電源投入時に初期化（１次はハードリセット）するため
にはＡＩＳ表は用いられない。装置は全ての較正チャネ
ルを筐ずサイクルし、それから構成された全ての入力チ
ャネルを通る。これが終ると、制御が行われてＡＩＳ表
内の第１のチャネルがスケジュールされる。正常な動作
中にも較正スケジュールが表にスケジュールされる。

ＡＩＳ表は時間に関してチャネル事象を記述する。表中
の各事象は種類を基にして与えられた数の５０／６０Ｈ
ｚ割込みを要求する。１事象の種類」はＡＩＳ表を再び
参照する前に起る５０／６０Ｈｚの割込み数を意味する
から、この状態を見失わないようにするためにＡＤＩＯ
８が求められる。

各種類ととじ起らねばならない割込みの数と、それらの
各側込みごとにとらねばならないＡＤＩＯ８の動作はハ
ードウェアに依存し、ＡＤＩＯ８の動作に固有のもので
はない。

ｋＩｓ表中の各スロットは１バイトである。実際の入力
読取シを記述する種類に対して、バイトの上側のニップ
ルは種類に対応し、下側のニップルはチャネル数に対応
する。他の種類はバイトに特有の目的のためのそのバイ
トを用いる。

下の表は制御器装置に対する各種類の特性を記述するも
のである。

種 類 バイト符号 求められた割込み 較正 抵抗 電圧 デジタル 高速レートマーク １秒マーク ０−ＯＥ ０−ＩＦ ０−２Ｆ ０−３Ｆ Ｄ Ｅ Ｏは各高速サイクル内で組まれたスケジュールに依存す
る。

ＡＩＳ表を読取った後は、ＡＤＩＯ８は適切な入力を直
ちに選択し、入力の状態をモニタするために盛会なフラ
ッグ／バイトをセットする。それらのフラッグ／バイト
のいくつかの例は次の通シである。

アクティブ（現在の）　ＡＩＳ表スロット番号。

この事象の種類に対して求められるカウント（割込み）
の数。

この事象の種類中に残っているカウント（割込み）の数
。

「アナログ入力設定」フラッグ。

「アナログ入力変換」フラッグ。

「デジタル入力変換」フラッグ等。

各データ読取シが終ると、ＡＤＩＯ８はカウントと、チ
ャネル番号等をＡＩＱに挿入する（後で説明する）。こ
の表内の各アナログチャネルに対しては連続する２回の
読取りが存在する。ＣＦＲは両方の読取シを変換せねば
ならず、かつ後述するｆ波スキームに訃いてそれらの値
を用いねばならない。

マークがＡＩＳ表に３いて読取られると、そのマークは
ＡＩＱに置かれ、ＡＩＳ表中の次のスロットが直ちに読
取られる。ＣＦＲがＡＩＱを読取った時に、必要な全て
の読取りを用いる制御ルーチンが呼出される時筐でに、
必要な全ての読取シが変換され、ｒ波され、それの適切
なランダムアクセスメモリ（ＲＡＭ）場所に既に置かれ
る。マーりのＡ工Ｓからの読取シと、そのマークのＡＩ
Ｑへの書込みによって僅かに数十マイクロ秒の遅れが生
ずる結果となる。この遅れは、特定の任意のチャネルの
読取シの一部である１６〜２０ｍ５ｅｃの整定時間をぎ
せいにして生ずる。

較正チャネルにおいてはバイト符号は０〇−０ＥＨに等
しい。このＡｒ１表に釦いてはそれはＰＣからＦＲＯＭ
へダウンロードされ、較正チャネルに対するバイト符号
は００）１に固定される。

その理由は、その表が較正のために１つのスロットを挿
入するだけだからである。ＡＤＩＯ８がその表を通るた
びに、どの較正チャネルを選択すべきかについての情報
を得つづける。

どの入力読取シとも同様に、較正チャネルは２つの読取
シで構成される。読取うが、チャネルに対して許されて
いる有効な範囲の外側に両方ともあるとすると、最後の
良い読取９が不変の１１残され、このチャネルのために
あるフラッグがセットされる。較正チャネルが不良読取
や（連続３回の読取シ）を続けるものとすると、Ａ／Ｄ
は停止させられる。

較正チャネルは１３回の割込みサイクルを要求する。

アクティビティ　　　　割込み 設定　　　　１ １回目の読取り　　　　　　６ ２回目の読取り　　　　　　６ 合計　１３ 抵抗性チャネルにおいてはバイト符号は１Ｏ−ＩＦＨに
等しい。ＡＩＳ表中のバイト符号は１０〜ＩＦＨの範囲
である。たとえば、制御器に）けるチャネルには１Ｏ−
１７Ｈの番号がつけられる。

抵抗性チャネルは各「読取シ１中に実際に２回変換され
る。その理由は、１回目の変換をＡ／Ｄ変換器の悪い範
囲で実際に行うことができるからである。両方の読取シ
が、そのチャネルに対して許されている有効範囲の外側
であれば、最後の良い読取シは不変の４１にされ、この
チャネルに対してフラッグがセットされる。チャネルが
悪い読取シを生じ続けているとすると、この状態に対応
する異常メツセージを表示できる。「レンジ外れ」入力
のためにこの装置が停止させられることばない。

抵抗性チャネルは下記の割込み回数を要求する。

アクティビティ　６０Ｈｚ割込み　５０Ｈｚ割込み設定
　　　１１ １回目の読取り　　１１　　　　１２６合計　２７２５ ０６０Ｈｚの場合には、１回目の読取シの最初の変換中
に７回の割込み（１１６，６７ｍ５ｅｃ　）が求められ
、それから別に６回の割込みが求められる（合計１３回
）。その理由は最初の変換が悪い範囲にあることがある
からである。２回目の読取シ中にも、１回目の読取りを
検査するために、１３回の割込みが用いられる。その理
由は、過渡状態が１回目の読取りの最初の変換を「レン
ジ外れ」にすることがあう、その時には、試みられた最
初のし／ジが実際には正しかったからである（２回目の
変換もレンジ外れであることを意味する悪いレンジを検
出するためには、５０Ｈｚの場合には、６回の割込み（
１２０，０ｍ５ｅｃ）が適切である）。

十十最悪のケースのＡ／Ｄｒ　　レンジの下側」変換期
間は１１０ｍ５ｅｃ　の附近にある。したがって、最初
の変換期間は、６０　Ｈｚ装置の場合は１１６．６７ｍ
５ｅｃ　（７Ｋ　１６．６７ｍ５ｅｃ　）、５０Ｈｚ装
置の場合には１２０．０ｍ５ｅｃ　（６ｘ２０．０ｍ５
ｅｃ）である。

電圧チャネルにｋいてはバイト符号は２Ｏ−２ＦＨに等
しい。ＡＩＳ表中のバイト符号番号は２Ｏ−２ＦＨの範
囲であり、たとえば制御器のチャネルの番号は２Ｏ−２
７Ｈである。電圧チャネルが読取られるレンジがただ１
つあるから、各読取シ内の２回の変換は不要である。し
かし、同じ１波技術（後述する）が他の種類の入力と同
様に用いられる。

電圧チャネルは下の回数の割込みを要する。

アクティビティ　　　　割込み 設定　　　　１ １回目の読取り　　　　　　６ ２回目の読取り　　　　　　６ 合計　１３ デジタルチャネルに釦いてはバイト符号は３Ｏ−３ＦＨ
に等しい。ＡＩＳ表中のバイト符号番号は３Ｏ−３ＦＨ
の範囲である。たとえば制御器のチャネルには３Ｏ−３
７Ｈの番号がつけられる。

デジタル入力として構成されたアナログチャネルはｒ波
を求めず、高速チャネルレートで常に読取られる。入力
状態が統合されるから、読取られている間に入力が遷移
状態になければ、正しい状態が読増られる。正しい状態
は、１高速」秒後に読取られ、または、この入力がＩＤ
ＩＧＩＪチャネルとして構成されているならばただ１秒
後に読取られる（Ｄ工Ｇｌの説明の後で見よ）。

デジタルチャネルは下記の回数の割込み２要求する。

アクティビティ　　　　割込み 設定　　　１ 読取う　　　　　　　　１ 合計　　　２ デジタル読取りはただ１回の読取シより成る。

その理由は、質問が正常な向きに行われているかどうか
を判定するために、入力捕獲ビットの状態を短い期間内
にモニタできるからである（アンダーレンジ＝短い）。

遅延においてはバイト符号は８Ｏ−ＢＦＨに等しい。遅
延は「計画されたむだ時間」である。この遅延が要求さ
れる理由は、各高速時間サイクル内の全てのチャネルの
スケジュールが、均等な高速境界内に通常は入らないか
らである。遅延期間は５０／６０Ｈｚ割込みの倍数であ
って、バイト符号バイトの最下位の６ビツトで指定され
るからである（０〜６３回の割込み）。

１秒マークにおいてはバイト符号はＦＥに等しい。この
マークはタスクスケジューラを生じさせるために用いら
れる。それは、チャネルのスケジューリングによシ各高
速すイクル中の正確に１秒の点でないことがあるが、そ
れは常にｒＸＪｍｓｅｃ以内である。ｒＸＪは、制御ア
ルゴリズムの基本的な特性の一部として指定されたパラ
メータであって、０〜２５５ｍ５ｅｃ　である。

高速レートマークにおいてはバイト符号はＦＤに等しい
。このマークはタスクスケジューラ−を生ずるためにも
用いられる。しかし、それは高速サイクル中の最後の符
号であるから、それは常にはるかに正確である。高速チ
ャネルとＤＩＧＩチャネルはこのマークを常にすぐ先行
する。

ファイルの終（ＥＯＦ）にかいてはバイト符号はＦＦに
等しい。これは、事象ポインタをＡＩＳ表中の最初のス
ロットに常にリセットすべきことを示す。

Ａ１８表は、高速と低速に対してプログラムされたレー
トと、１秒マークに対して許された許容誤差とを基にし
て、ｐｃ内で作成される。高速レートは各１サブサイク
ル」の寸法を決定し、低速レートは表を完成するために
必要なサブサイクルの数を決定する。１秒マーク許容誤
差は、各高速サブサイクル中の遅延のためにどれ位の数
のスロットが実際に求められるかを決定する。

高速マークから後方へ動作することにようサブサイクル
が最初に形成される。任意のＤＩＧＩチャネルと高速チ
ャネルが高速マークの直前に挿入される。１秒マークが
サブサイクル中のそれらのチャネル内に入ったとすると
、１秒マークが挿入され、そこで指定された許容誤差内
で１秒からの最小のずれをそれが生ずる。許容誤差を満
足できないとすると、遅延スロットが挿入される。それ
からＤＩＧＩチャネルも各１秒マークの直前に挿入され
る。全ての高速チャネルが挿入された後で、低速チャネ
ルが挿入される。

低速チャネルのための唯一の基準は、低速レートサイク
ル内で全ての低速チャネルが少くとも１回スケジュール
されることである。（高速チャネルとＤＩＧＩチャネル
の全てが挿入された後の）サブサイクル中で利用できる
時間の量と、表中のサブサイクルの数と、１秒マークに
対して指定された許容誤差に起因する必要な遅延スロッ
トの数とが、スケジュールがまず最初に可能であるか否
かを決定する。もし可能であれば、サブサイクルの数と
、各サブサイクルにかいて必要なスロットの数とが、表
が制御器のＦ　ＲＯＭに最終的に適合するか否かを決定
する。

各サブサイクルにかいて、全ての高速チャネルよシ先に
、かつ全ての１秒マークとＤＩＧＩ　チャネルの間に低
速チャネルが挿入される。高速２２秒で、低速＝１０秒
であるとすると、表には５つのサブサイクルがある。た
とえば、２つの低速抵抗性チャネルに対する各サブチャ
ネルにスペースが存在するものとし、かつスケジュール
を組むために１０個の低速チャネルがあるものとすると
、スケジュールは無効である。その理由は、表中の少く
とも１つのスロットを較正チャネルのために保留せねば
ならないからである。スケジュールを組むための低速チ
ャネルがたとえば６個だけあるとすると、初めの３つの
サブサイクルで６個の全てがスケジュールされる。そう
すると、後の２つのサブサイクルで利用できる後の４つ
のスペースが較正のために用いられ、使用されない時間
を満すためによシ長い遅延を必要とする。

各サブサイクル中の割込みの総数が高速の秒数に付加さ
れるように遅延が計算される。高速２３秒であれば、６
０　Ｈｚ装置における割込みの総数は３Ｘ６０＝１８０
である。全てのチャネルがスケジュールされ、用いられ
る割込みの総数が１００であるとすると、必要々遅延カ
ウントは１８０−１００＝８０　である。任意の１バイ
ト符号中の最大遅れカウントは６３であるから、この遅
延ｔ−２つの隣シ合うスロットの間で分割せねばならな
い。

１秒マークに適合するために、それは遅れカラン）６０
　（ＢＣＨ）　　と別々のスロット２０（９４Ｈ）にお
そらく分割される。

第２図にひけるＡＩＳ表はサンプルエントリを含む。そ
れらのエントリはスケジュールの例、たとえば１６デー
タ入力、を示すために用いられる。

第３図はこのスケジュールがＡＤＩＯ８によってどのよ
うに実時間へ翻訳されるかを示す。この例にかいては１
．高速レート−２秒、低速レート＝１０秒である。この
例に訃ける構成は次の通りである。

１つの高速電圧型（チャネルｆ１）入力、１つのＤｘａ
ｔ　ｍ（チャネルｅＯ）入力、１つの低速電圧型（チャ
ネル赤５）入力、および１３の低速抵抗性型（＃２〜４
と６〜１５）入力。

始動： 初めの１４回の変換は較正チャネルである。次の［ｘ−
１回の変換は構成されるチャネルの数に依存する。この
場合にはそれは全部で１６個のチャネルである。変換は
最低の物理的チャネル番号から最高まで進む。これはこ
れが行われる唯一の時間である。その理由は、較正チャ
ネルが正常な動作中に表中へ１注入され」、定期的な入
力チャネルがＡｌ５ｆｉｋ基にするからである。それら
の時間スロットは第３図の左にある（時間的に早い〕。

「遅延」（スロットＯ）： 遅延スロットはバイト符号８９Ｈ（９遅延カウント）ヲ
含む。各種の事象の種類と、この特定のサブサイクルに
おいてそれらが求めるカウントとを基にした、この遅延
値を決定するための計算を下に示す。

高速マークからの計算（スロット９）ニスロット＃　　
種　類　　用いたカウントＳ　　　　　ＤＩＧＩ　　　
　　　２ ７　　　　高速Ｖ　　　　　　１３ ６　　　　低速Ｖ　　　　　　１３ ５　　　　低速Ｒ２７ ３ＤＩＧＩ　　　　　　　　　　２ ２　　　　低速Ｒ２７ １低速Ｒ２７ 合計　１１１ 遅延カウントは（高速×６０）−合計＝　１２０−１１
１　＝　９　　である。したがって、９回目の割込みに
おいてスロット２０が読取られる。第３図は図の１番左
に９つの遅延割込みを示す。

］低速チャネル」（スロット１）： このスロットは１２Ｈのバイト符号を示す（抵抗性チャ
ネル＃２）。チャネル２〜１５は低速として構成された
チャネルである。スペースが許すならば、スケジューラ
−はそれらのチャネルを５つのサブサイクルに挿入する
。この最初のサブサイクルにおいては、低速チャネルが
スケジュールされる（スロット１，２，５．６）。チャ
ネル２〜５はサブサイクル中２でスケジュールされ、チ
ャネル１０〜１３はサブサイクル−３でスケジュ−ルさ
れ、最後の２つの低速チャネルはサブサイクル適合でス
ケジュールされる。

チャネル番号が選択され、Ａ／Ｄルーチンがこの入力の
読取シを制御するために呼出される。第３図は遅延割込
みの直後のこのチャネルを示す。

チャネルは筐ず「整定され」（Ｓ）、それから次の２６
回の割込みでＡ７Ｄ変換が行われる。２７回目の割込み
にかいてスロット＃２が読取られる。

（スロット２〜６は第３図には示されていない。）ｒ　
ＤＩＧＩチャネル」（スロット３）：ＤＩＣＩＩＣ法ル
種類は１秒ごとに読取シを求めるから、スロット参４内
の１秒マークの直前にＤＩＧＩチャネルはスケジュール
される。読取るべきチャネルは＃Ｏである（バイト符号
３０ＨはＤＩＧＩチャネル参〇を示す）。

「１秒マーク」（スロット４）： １秒マークは、ここではスロット５〜８内にあるチャネ
ルを基にしてスケジュールされ、高速マークから６０番
目のカウントをそれがとり戻すことができる最も近いも
のを基にして置かれる。この例に釦いては、 スロット＃　　種　類　　用いたカウント２２　　　　
　ＤＩＧＩ　　　　　　２２１　　　　高速　　　　　
　１３ ２０　　　　低速Ｖ　　　　　　１３ １９　　　　低速Ｒ２７ 合計　５５ １秒マークは高速マークから５５カウント後ろに設けら
れる。すなわち、（６０−５５）＝５カウント離れてい
る（　６０　Ｈｚ装置では８３ｍ５ｅｃである）。指定
された許容誤差が８３ｍ５ｅｃ　　をいくらかこえてい
るならばこのスケジュールは許容できる。そのマークは
スケジュールに訃いては実時間をとらないから、そのマ
ークは第３図には現れない。

「高速マーク」（スロット９）： 高速マークはサブサイクル＃１の終シを示す。

第３図に訃いては高速マークは実時間をとらないことに
注目されたい。次のスロットはサブサイクル適合のため
の遅延カウントを含む。

表の残シ（スロット１０〜４５）： 表の残シはサブサイクル＃２〜Ｐ５より戒る。

サブサイクル＃２〜＃５における遅延カウントとチャネ
ルのスケジューリングは＄１とは異なる。

その理由は、１つの低速電圧型チャネルがサブサイクル
＃１で読取られたからである。たとえば、元の遅延カウ
ントが９（８９Ｈ）で、低速電圧チャネルが除去された
ために１３カウントを付加した（９＋１３＝２２）から
、スロットＰ１０内の遅延カウントを２２（９６Ｈ）筐
で増加せねばならない。

残っている１０個の低速抵抗チャネルをサブサイクル＃
２〜＃５０間で拡張せねばならす、３つだけが各サブサ
イクル適合する。その理由は、最初のサブサイクルでは
遅延のために９カウントだけが残され、低速電圧チャネ
ルが１３カウントを自由にし、残りの抵抗性チャネルが
おのかの２７カウントを求めるからである。すなわち、
利用可能な２２〈求められている２７゜ サブサイクル適合５は最後の低速チャネルと、高速チャ
ネルと、ＤＩＧＩ　チャネルと、　１４個の較正チャネ
ルの１つとで構成される。チャネル番号はＯＯＨとして
読取られ、どの較正チャネルが次であるかをＡＤＩＯ８
は追跡せねばならない。その理由は、ＡＩＳ表は表のこ
の部分に釦いてはチャネル番号を明確には呼出さないか
らである。

１’ＥＯＦＪ（スロット４５）： このスロットは表の終シを示し、かつ表の初めを読取る
べきであることを示す（スロットＯ）。

このスケジュールはこの例では４６個のスロット、また
は９２バイトを安来した。この数にば１記のようにして
達した。

１　　　　　　　　　　　　　１０ ９ ９ ９ ８ ＥＯＦ　　　　　　　　　　　　　１ 合計　４６ アナログ入力計算待ち行列（ＡＩＱ）は、読取られては
いるが、彼等のカウントを、制御アルゴリズムルーチン
で使用するための技術単位へ１だ変換していないチャネ
ルの待ち行列である。表は次のパラメータよう成る： チャネル番号（１バイト） 累積されたカウント（２バイト） カウントが累積されるＡ／ｐ範囲（１バイト） チャネルが読取られるたびにＡＩＱへの入力が行われ、
有効なカウント数が累積される。ＡＩＱへエントリが行
われると、ＡＩＱ　　はＣＦＢを生ずる。この点でＣＦ
Ｒは実行していることかあるが、ＣＦＲが終了させられ
る筐ではオペレーティングシステムはＣＦＲを再スター
トしない。ＣＦＲはＡＩＱ　　を読取って、そのチャネ
ル番号に対する構成パラメータを基にしてカウントを技
術単位に変換する。あらゆるアナログ電圧／抵抗性入力
チャネルに対して２回の読取υが行われる。両方の読取
シは変換され、後述するｆ波スキームで用いられる。

ＣＦＲがＡＩＱ内のマークを読取ると、それはタスクス
ケジューラ−を生ずる。制御アルゴリズムタスクスケジ
ュール（ＣＡＴＳ）表は、制御に関連するどのルーチン
を高速スケジューラ−により呼出すのか、タスクを高速
チャネル読取シに同期させるか否か、およびそれを読取
る頻度を記述する。タスクスケジューラ−は１〜２３５
秒間隔でルーチンを呼出すことがてきる。入力のタイム
リーな読取シ、すなわち、高速チャネルの読取シに同期
させる盛会、に依存するタスクは、チャネルが読取られ
て、それの技術単位が計算された後で確実に実行させら
れる。これは、１秒Ｆマーク」と高速「マーク」をチャ
ネルスケジュールに挿入し、それらのマークをＡＩＱに
動かすことにより行われる。マークがＡＩＱに読込１れ
ると、タスクスケジューラ−が生じさせられる。

ＣＡＴＳ表は下記の構造を有する。

サブルーチンＩＤ番号（アドレス） 同期フラッグ 最初の呼出しレートカウント 正常な呼出しレートカウント 条件符号バイト ここに、 サブルーチンＩＤ番号（アドレス）＝サブルーチンの状
態を保持し、表のエントリを介して呼出しを行うことを
許す、サブルーチンに割当てられた番号。

同期フラッグ＝あるルーチンが依存している高速チャネ
ル読取りにそれが常に同期させられるＩうにそのルーチ
ンを呼出すことを許す。

最初の呼出しレートカウント＝最初にルーチンが呼出さ
れるまでの秒数。この数は要求があれば直ちに変更でき
る。

正常な呼出しレートカウント−正常な基準を基にした呼
出しの間の秒数。この数は要求があれば直ちに変更でき
る。

条件コードバイト＝呼出しレートカウントがなくなった
としても、ルーチンを実行できるまでに存在すべき（ま
たは存在すべきでない）条件を記述するバイト。

電圧入力または抵抗入力のために用いられるアナログ−
デジタル（Ａ／Ｄ）　　読取υおよびｒ波スキームは、
それが高速と名づけられようが、低速と名づけられよう
が、同じである。制御アルゴリズム中の各制御変数には
、チャネルの引続く読取シの間に入力変数が変化するこ
とを許される単位の数を表す「デルタ」値が割当てられ
る。この「デルタ」値は、カウントを技術単位値に変換
するために用いられるのと同じ単位で指定される。入力
の２つの読取シが変換され、このデルタと比較されて、
下記のようにして新しい「有効な読取列を決定する（第
５Ａ図、第５Ｂ図、第５Ｃ図参照）。

１、両方の読取シがデルタの外でおれば、最も近い読取
シをとって、それを新しい「有効な読取シ」として格納
する。

２、一方がデルタの外、他方がデルタの中であれば、中
にある万を新しい１有効な読取シ」として用いる。第５
Ｂ図にシいて、読取シ１が新しい「最後の有効な読取り
」になる。

３、両方ともにデルタの中であれば、２つの読取シが新
しい「有効な読取り」となる（第５Ｃ図はこの平均を示
す）。

【図面の簡単な説明】

第１図は本発明の例を具体化した入力データ適応サンプ
リング装置の動作を示すブロック図、第２図はアナログ
人力チャネルスケジュール（ＡＩＳ）表の例であり、第
３図は１つの高速サブサイクルを示す、第２図に示され
ているＡＩＳ表の実時間変換の例であう、第４図は多数
のサブサイクルより成る全体的な低速サイクルを示す、
第２図に示されているＡＩＳ表の実時間変換の例であう
、第５Ａ図、第５Ｂ図、第５Ｃ図は新しい有効な読取シ
を決定するための入力変化の効果を示し、第６Ａ図は第
３図と第４図に示されている変換を制御するためのＡＤ
ＩＯ８実行制御ルーチンの流れ図、第６Ｂ図と第６Ｃ図
は第６Ａ図において用いられる制御スケジューラ−ルー
チンの流れ図、第６Ｄ図は第６Ａ図において用いられる
Ａ　、／　Ｄポストプロセスルーチンの流れ図、第６Ｅ
図ハ第６に図にかいて用いられる Ａ／Ｄ タスクルーチンの流 れ図である。 ・マルチプレクサ、 ０ Ａ／Ｄ 変換器。

Claims (1)

1. 【特許請求の範囲】 複数の入力端子のうちの選択した１つの入力端子を出力
   端子へ接続するマルチプレクサ手段と、アナログ信号を
   対応するデジタル表現へ変換するために前記出力端子へ
   接続されるアナログ−デジタル変換器手段と、 前記多重化を選択的にプログラムされるスケジュールに
   従つて制御して、マルチプレクサの入力を走査する入力
   標本化手段と、 を備えることを特徴とするアナログ−デジタルオペレー
   ティングシステム。