JPH0337222B2 - - Google Patents

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JPH0337222B2
JPH0337222B2 JP60076589A JP7658985A JPH0337222B2 JP H0337222 B2 JPH0337222 B2 JP H0337222B2 JP 60076589 A JP60076589 A JP 60076589A JP 7658985 A JP7658985 A JP 7658985A JP H0337222 B2 JPH0337222 B2 JP H0337222B2
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JP
Japan
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data
address
memory
transferred
address data
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JP60076589A
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Japanese (ja)
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JPS61235966A (en
Inventor
Takahiko Takeuchi
Masahiro Kitatsume
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Tokyo Keiki Inc
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Tokyo Keiki Co Ltd
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、適宜の機器間ないし装置間のデータ
転送方式にかかるものであり、特に、直列にデー
タの転送が行なわれる直列データ転送方式に関す
るものである。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a data transfer method between appropriate devices or devices, and particularly relates to a serial data transfer method in which data is transferred serially. It is something.

〔従来の技術〕[Conventional technology]

従来のデータ転送方式としては、例えば次のよ
うなものがある。まず送信器側は、データの送出
直前に、テキスト開始コードを送出し、これに続
いて、文字コードに変換したデータにパリテイチ
エツクビツトが付加されたバイトデータを次々に
送出する。そして最後のバイトデータの送出後、
テキスト終了コードを送出することによりデータ
送出を完了する。
Examples of conventional data transfer methods include the following. First, the transmitter side sends a text start code immediately before sending data, and then successively sends byte data in which parity check bits are added to data converted into character codes. And after sending the last byte data,
Data sending is completed by sending a text end code.

他方、受信器側は、テキスト開始コードを受信
後、これに続く受信バイトデータのパリテイビツ
トをチエツクし、更に文字コードを元のデータに
変換したデータを有効データとして出力する。こ
の動作はテキスト終了コードの受信によつて終了
する。
On the other hand, after receiving the text start code, the receiver side checks the parity bit of the received byte data that follows, and outputs the data obtained by converting the character code into the original data as valid data. This operation ends upon receipt of a text termination code.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかしながら、以上のような従来のデータ転送
方式においては、送信器側で送出データの文字コ
ードへの変換、パリテイビツトの付加が行なわ
れ、受信器側でパリテイチエツク、文字コードの
データへの変換が行なわれる如く、送出手順、受
信手順が複雑であるとともに、長い演算処理時間
が必要となるため、高速のデータ転送を行うには
高速演算手段が必要となる。また、データの同一
性は、到着順のみで確認されるため、他の種々の
チエツクを行つてデータ転送の信頼性を向上させ
る必要がある。
However, in the conventional data transfer method described above, the transmitter side converts the transmitted data into a character code and adds a parity bit, and the receiver side performs a parity check and converts the character code to data. As described above, the sending and receiving procedures are complicated and require a long calculation processing time, so high-speed calculation means are required to perform high-speed data transfer. Furthermore, since the identity of data is confirmed only by the order of arrival, it is necessary to perform various other checks to improve the reliability of data transfer.

本発明はかかる点に鑑みてなされたものであ
り、簡易な構成で安価であるにもかかわらず信頼
性より高速で動作可能なデータ転送方式を提供す
ることをその目的とするものである。
The present invention has been made in view of these points, and it is an object of the present invention to provide a data transfer method that is simple in structure and inexpensive, yet can operate at high speed and reliability.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、送信側のメモリ手段における被転送
データの一定順序で生成された格納アドレスデー
タを、該被転送データとともに受信側に転送し、
受信側では、アドレスデータを参酌してメモリ手
段に被転送データを格納するようにしたことを特
徴とするものである。
The present invention transfers storage address data generated in a fixed order of transferred data in a memory means on a sending side to a receiving side together with the transferred data,
The receiving side is characterized in that the data to be transferred is stored in the memory means with reference to the address data.

〔作用〕[Effect]

本発明によれば、被転送データの送出順序に応
じたアイデンテイフアイヤーとしてのアドレスデ
ータが付加されてデータの転送が行なわれ、この
アドレスデータが受信側のメモリ手段におけるア
ドレスデータとなる。このアドレスデータは一定
の順序で生成され、データ転送におけるエラー発
生の検出等に利用される。
According to the present invention, data is transferred with address data as an identifier added in accordance with the sending order of the data to be transferred, and this address data becomes address data in the memory means on the receiving side. This address data is generated in a fixed order and is used for detecting error occurrence in data transfer, etc.

〔実施例〕〔Example〕

以下、本発明にかかるデータ転送方式を、添附
図面に示す実施例に基づいて詳細に説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The data transfer method according to the present invention will be described in detail below based on embodiments shown in the accompanying drawings.

第1図には、本発明の一実施例が示されてい
る。この図において、まず送信側10は、送出コ
ントロール12、並列直列変換器(以下、「並直
変換器」という)14、カウンタ16及びメモリ
18を含んでいる。送出コントローラ12は、並
直変換器14及びカウンタ16に接続されてお
り、このカウンタ16は、並直変換器14及びメ
モリ18に接続されている。このメモリ18も並
直変換器14に接続されている。
FIG. 1 shows an embodiment of the invention. In this figure, the transmitting side 10 includes a sending control 12, a parallel-to-serial converter (hereinafter referred to as "parallel-to-serial converter") 14, a counter 16, and a memory 18. The delivery controller 12 is connected to a parallel-to-serial converter 14 and a counter 16 , and the counter 16 is connected to a parallel-to-serial converter 14 and a memory 18 . This memory 18 is also connected to the parallel to serial converter 14.

これらのうち、並直変換器14は、並列データ
を直列データに変換するもので、一般にUSART
あるいはUARTとして市販されている。カウン
タ16は、例えば4ビツトのものが使用され、そ
の出力カウント値は、メモリ18のアドレスとな
るとともに、並直変換器14のデータ入力とな
る。また、メモリ18は、例えば16バイトの記憶
容量を有しており、送出すべきデータが収納され
ている。このデータの転送起動は、送出コントロ
ーラ10によつて制御される。
Among these, the parallel to serial converter 14 converts parallel data to serial data, and is generally USART
Alternatively, it is commercially available as UART. For example, a 4-bit counter is used as the counter 16, and its output count value becomes the address of the memory 18 and the data input of the parallel-to-serial converter 14. Further, the memory 18 has a storage capacity of, for example, 16 bytes, and stores data to be sent. Activation of this data transfer is controlled by the sending controller 10.

次に、受信側20は、直列並列変換器(以下、
「直並変換器」という)22、メモリ24、コン
パレータ26、カウンタ28、アンドゲート3
0,32、及び受信コントローラ34を含んでい
る。直並変換器22は、メモリ24、コンパレー
タ26、カウンタ28及びアンドゲート30,3
2に適宜の出力端が接続されており、カウンタ2
8はコンパレータ26に接続されている。このコ
ンパレータ26及びアンドゲート30,32は
各々受信コントローラ34に接続されている。
Next, the receiving side 20 uses a serial-parallel converter (hereinafter referred to as
) 22, memory 24, comparator 26, counter 28, and gate 3
0, 32, and a receiving controller 34. The serial-to-parallel converter 22 includes a memory 24, a comparator 26, a counter 28, and AND gates 30, 3.
An appropriate output terminal is connected to counter 2.
8 is connected to the comparator 26. The comparator 26 and AND gates 30, 32 are each connected to a reception controller 34.

これらのうち、直並変換器22は、直列データ
を並列データに変換するもので、並直変換器14
と同様にUSARTとして市販されているものであ
る。メモリ24は、受信データが収納されるもの
で、例えば16バイトの記憶容量を有する。
Among these, the serial-parallel converter 22 converts serial data into parallel data, and the parallel-serial converter 14
It is also commercially available as USART. The memory 24 stores received data and has a storage capacity of, for example, 16 bytes.

次に、アンドゲート30は、直並変換器22の
出力から受信終了を検出するデコーダとして作用
するものであり、アンドゲート32は、同様に受
信開始を検出するデコーダとして作用するもので
ある。また、コンパレータ26は、直並変換器2
2からメモリ24に出力されるアドレスデータ
と、カウンタ28のカウント値とを比較するもの
である。
Next, the AND gate 30 acts as a decoder to detect the end of reception from the output of the serial-to-parallel converter 22, and the AND gate 32 similarly acts as a decoder to detect the start of reception. Further, the comparator 26 is connected to the serial-to-parallel converter 2
2 to the memory 24 and the count value of the counter 28.

なお、送信側10と受信側20とは、通信回線
40によつて接続されている。
Note that the transmitting side 10 and the receiving side 20 are connected by a communication line 40.

次に、上記実施例の全体的動作について説明す
る。
Next, the overall operation of the above embodiment will be explained.

まず、送信側について説明する。メモリ18に
は、すでに適宜の手段で送出すべきデータが収納
されているものとする。
First, the transmitting side will be explained. It is assumed that the memory 18 already stores data to be transmitted by appropriate means.

最初に、送出コントローラ12によつてカウン
タ16に制御信号が出力され、カウンタ16がク
リアされ、初期設定される。初期設定されたカウ
ンタ16の値「0」は、一方においてメモリ18
にアドレスとして入力され、他方において並直変
換器14に入力される。また、メモリ18のアド
レス「0」に格納されているデータも並直変換器
14に入力される。すなわち、第2図に示すよう
に、転送すべきデータは、例えば8ビツトから成
つており、D0ないしD3のデータはメモリ18か
ら出力された本来の送出データであり、D4ない
しD7のデータは、カウンタ14の出力すなわち
メモリ18のアドレスデータに該当する順序コー
ドデータである。他方、コントローラ12によつ
て、並直変換器14に送出命令が行なわれると、
並直変換器14内のシフトレジスタによつて、前
記D0,D1,…,D7のうち、D0の前にスタートビ
ツトDs,D7の後にストツプビツトDpが付加され
る。そして、このDs,D0,D1,…,D7,Dpが転
送データとして通信回線40により受信側20に
転送される。以下、送出コントローラ12の指令
によるカウンタ16のカウントアツプにより、順
に、1番地、2番地…のデータがメモリ18から
読み出され、アドレスデータとともに受信側20
に転送される。
First, the output controller 12 outputs a control signal to the counter 16, and the counter 16 is cleared and initialized. On the one hand, the initialized value "0" of the counter 16 is stored in the memory 18.
is input as an address to the parallel to serial converter 14 on the other hand. Furthermore, the data stored at address “0” in the memory 18 is also input to the parallel-to-serial converter 14. That is, as shown in FIG. 2, the data to be transferred consists of, for example, 8 bits, and the data D0 to D3 are the original transmission data output from the memory 18, and the data D4 to D7 are the original transmission data output from the memory 18. The data is sequence code data corresponding to the output of the counter 14, that is, the address data of the memory 18. On the other hand, when the controller 12 issues a sending command to the parallel-to-serial converter 14,
A shift register in the parallel-to-serial converter 14 adds a start bit D s before D 0 and a stop bit D p after D 7 among the D 0 , D 1 , . . . , D 7 . Then, these D s , D 0 , D 1 , . . . , D 7 , D p are transferred to the receiving side 20 via the communication line 40 as transfer data. Thereafter, as the counter 16 counts up according to the command from the sending controller 12, the data at addresses 1, 2, etc. are read out from the memory 18 in order, and the data at the receiving side 20 along with the address data are read out from the memory 18.
will be forwarded to.

なお、バイフエース型の送信器では、プリアン
ブル等をつけ、マンチエスターコード等に変換し
て同様に直列にデータ送出を行なうようにする。
Note that in a biphasic type transmitter, a preamble or the like is attached, the data is converted to a Muntier star code, etc., and the data is transmitted serially in the same way.

次に、受信側に転送された直列データは、直並
変換器22に入力され、並列データに変換され
る。詳述すると、直並変換器22において、スタ
ートビツトDsがまず検出され、これに続くD0
いしD7がシフトレジスタ等によつて直列データ
から並列データに変換され、更には、1バイトす
なわち8ビツトの受信完了がアンドゲート30に
よつて検出されて受信完了が受信コントローラ3
4に知らされる。
Next, the serial data transferred to the receiving side is input to the serial-to-parallel converter 22 and converted into parallel data. Specifically, in the serial-to-parallel converter 22, a start bit Ds is first detected, the following D0 to D7 are converted from serial data to parallel data by a shift register, etc., and then one byte, i.e. Completion of reception of 8 bits is detected by AND gate 30, and completion of reception is detected by reception controller 3.
4 will be informed.

第3図には、並列変換されたデータが示されて
おり、D0ないし、D3はメモリ24に格納すべき
データであり、D4ないしD7は、メモリ24のア
ドレスを示すデータである。まず、最初は、順序
コードD4,D5,D6,D7は「0」であるから、こ
れがアンドゲート32によつて検知され、この検
知出力がカウンタ28に入力されてカウンタ28
がクリアされる。また、メモリ24の「0」番地
にデータD0ないしD3が格納される。すなわち、
メモリ24の「0」番地には、送信側のメモリ1
8の「0」番地と同様のデータが格納されること
となる。同様にして、メモリ24の「1」番地、
「2」番地、…には、メモリ18の該当番地のデ
ータが次々に格納される。同時に、バイト受信毎
にカウンタ28もカウントアツプされる。
FIG. 3 shows parallel-converted data, D 0 to D 3 are data to be stored in the memory 24, and D 4 to D 7 are data indicating addresses of the memory 24. . First, since the order codes D 4 , D 5 , D 6 , and D 7 are "0", they are detected by the AND gate 32, and this detection output is input to the counter 28.
is cleared. Furthermore, data D 0 to D 3 are stored at address “0” of the memory 24. That is,
Address “0” of memory 24 contains memory 1 on the sending side.
Data similar to that at address "0" of No. 8 will be stored. Similarly, address “1” of the memory 24,
At addresses "2", . . . , the data at the corresponding addresses in the memory 18 are stored one after another. At the same time, the counter 28 is also counted up every time a byte is received.

ところで、メモリ24すなわちメモリ18にお
けるアドレスを示す順序コードD4D5,D6,D7
は、コンパレータ26に入力されており、このコ
ンパレータ26にはカウンタ28のカウント値が
入力されている。前述したように、カウンタ28
は、最初の1バイトのデータの受信によつてクリ
アされ、1バイトのデータ受信完了によつてカウ
ントアツプする。従つて、データ転送において受
信異常が生じないかぎり、コンパレータ26の入
力は一致する。逆に、コンパレータ26の入力が
一致しないときは、受信異常が生じた状態である
から、これが検知されると、その旨の信号が受信
コントローラ34に対して出力される。受信動作
は、送信側のメモリ18に格納されたデータの転
送終了によつて完了する。例えば、送信側のメモ
リ18に格納されたデータのうち、最後のデータ
のアドレスがF(H)であるとすると、これがア
ンドゲート30によつて検出されたときにその旨
が受信コントローラ34に知らされ、通信完了と
なる。
By the way, the order codes D 4 D 5 , D 6 , D 7 indicating the addresses in the memory 24, that is, the memory 18
is input to the comparator 26, and the count value of the counter 28 is input to the comparator 26. As mentioned above, the counter 28
is cleared upon reception of the first 1 byte of data, and counts up upon completion of reception of 1 byte of data. Therefore, unless a reception abnormality occurs during data transfer, the inputs of the comparator 26 match. Conversely, when the inputs of the comparator 26 do not match, it means that a reception abnormality has occurred, and when this is detected, a signal to that effect is output to the reception controller 34. The receiving operation is completed when the transfer of the data stored in the memory 18 on the transmitting side is completed. For example, if the address of the last data among the data stored in the memory 18 on the transmitting side is F(H), when this is detected by the AND gate 30, the receiving controller 34 is notified of this fact. and communication is completed.

なお、本発明は何ら上記実施例に限定されるも
のではなく、例えば、転送データによつてはある
程度の通信異常が発生しても問題がない場合があ
り、このような場合には、コンパレータ26及び
カウンタ28による異常検出を行なわなくても充
分である。
Note that the present invention is not limited to the above-mentioned embodiments; for example, depending on the transferred data, there may be no problem even if a certain degree of communication abnormality occurs; in such a case, the comparator 26 It is also sufficient to not perform abnormality detection using the counter 28.

また、一つの送信器に対して、2以上の多数の
受信器を接続し、各受信器に異なるデータの転送
を行うような場合には、先頭バイトデータのデー
タ部に受信器アドレスを組み込み、各受信器は順
序コードが「0」でかつ受信器アドレスが自局を
示すものであるときに当該データを受信するよう
にすれば、マルチドロツプ方式のシステムとなり
得る。
Also, when connecting two or more receivers to one transmitter and transferring different data to each receiver, incorporate the receiver address in the data part of the first byte data, If each receiver receives the data when the order code is "0" and the receiver address indicates its own station, a multi-drop system can be achieved.

更に、データ転送の信頼性を向上させるため
に、例えば最終バイトデータをチエツクサム用バ
イトとし、「0」ないし「15」番目のバイトのデ
ータエリアを加算し、その下4ビツトが16バイト
目のデータエリアと同じであるときに正常である
とする条件を付加するようにすれば、より信頼性
の高いデータ転送を行うことができる。
Furthermore, in order to improve the reliability of data transfer, for example, the last byte data is used as the checksum byte, the data area of the ``0'' to ``15th'' bytes are added, and the lower 4 bits are the data of the 16th byte. By adding a condition that states that the area is normal when the area is the same, data transfer can be performed with higher reliability.

その他、回路構成も、同様の機能を有するよう
に設計変更し得るものであり、本願発明は何ら上
記実施例に限定されるものではない。
In addition, the circuit configuration can also be changed in design so as to have similar functions, and the present invention is not limited to the above-mentioned embodiments.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によるデータ転送
方式によれば、次のような効果がある。
As explained above, the data transfer method according to the present invention has the following effects.

送信側の構成が極めて簡易なカウンタ、メモ
リ、あるいは並直変換器で構成されているた
め、高速動作が可能となり、安価となる。
Since the configuration on the transmitting side is made up of an extremely simple counter, memory, or parallel-to-serial converter, high-speed operation is possible and the cost is low.

各被転送データに、アイデンテイフアイヤー
として一定の順序で指定されたアドレスデータ
が付加されており、これらのデータ全体が1単
位ないし、1文字のデータとして転送されるた
め、受信側はこれを利用して収納メモリのアド
レス、受信開始あるいは終了の制御を簡単な回
路構成で行うことができるため、同様に高速動
作が可能となり、安価となる。更に、データ転
送の信頼性も向上し、データの到着順とデータ
に付加されているアイデンフアイアーとの比較
によりエラー発生の検出を容易にまた高速に行
うことができる。
Address data specified in a certain order as an identifier is added to each transferred data, and the entire data is transferred as one unit or one character of data, so the receiving side uses this. Since the address of the storage memory and the start or end of reception can be controlled with a simple circuit configuration, high-speed operation is similarly possible and the cost is low. Furthermore, the reliability of data transfer is improved, and the occurrence of an error can be easily and quickly detected by comparing the order of arrival of data with the identifier added to the data.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明にかかるデータ転送方式の一実
施例を示す回路ブロツク図、第2図は送信側にお
けるデータ転送の生成例を示す説明図、第3図は
受信側における転送データの処理例を示す説明図
である。 10…送信側、12…送出コントローラ、14
…並列直列変換器、16…カウンタ、18…メモ
リ、20…受信側、22…直列並列変換器、24
…メモリ、26…コンパレータ、28…カウン
タ。
FIG. 1 is a circuit block diagram showing an embodiment of the data transfer method according to the present invention, FIG. 2 is an explanatory diagram showing an example of data transfer generation on the transmitting side, and FIG. 3 is an example of processing of transferred data on the receiving side. FIG. 10... Sending side, 12... Sending controller, 14
...Parallel-serial converter, 16...Counter, 18...Memory, 20...Receiving side, 22...Series-parallel converter, 24
...Memory, 26...Comparator, 28...Counter.

Claims (1)

【特許請求の範囲】 1 送信側の第1メモリ手段に格納された被転送
データを受信側に転送して受信側の第2メモリ手
段に格納するデータ転送方式において、 前記被転送データの前記第1メモリ手段におけ
るアドレスを一定の順序で指定するアドレスデー
タを出力するアドレスデータ出力手段と、 該アドレスデータと、これによつて指定される
第1メモリ手段のアドレスに格納されている被転
送データとを1単位のデータとして送信するデー
タ送信手段と、 受信した1単位のデータからアドレスデータと
被転送データとを分離し、該アドレスデータが前
記一定の順序で指定されているかを確認するアド
レスデータ確認手段と、 該アドレスデータ確認手段により前記一定の順
序指定によるアドレスデータが確認されないとき
には受信異常信号を出力するとともに、前記一定
の順序指定によるアドレスデータが確認されたと
きには、該確認されたアドレスデータによつて指
定される第2メモリ手段のアドレスに被転送デー
タを格納するデータ受信手段とを含むことを特徴
とするデータ転送方式。
[Scope of Claims] 1. A data transfer method in which transferred data stored in a first memory means on a transmitting side is transferred to a receiving side and stored in a second memory means on the receiving side, comprising: address data output means for outputting address data specifying addresses in the first memory means in a fixed order; the address data and the transferred data stored at the address of the first memory means specified by the address data; data transmitting means for transmitting data as one unit of data; and address data confirmation for separating address data and transferred data from one unit of data received and confirming whether the address data is specified in the certain order. means, when the address data confirming means does not confirm the address data specified in the certain order, outputs a reception abnormality signal, and when the address data specified in the certain order is confirmed, outputs a reception abnormality signal, and when the address data specified in the certain order is confirmed, the address data and data receiving means for storing the data to be transferred at the address of the second memory means specified by the data transfer method.
JP60076589A 1985-04-12 1985-04-12 Data transfer system Granted JPS61235966A (en)

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JP60076589A JPS61235966A (en) 1985-04-12 1985-04-12 Data transfer system

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JPS61235966A JPS61235966A (en) 1986-10-21
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS581241A (en) * 1981-06-26 1983-01-06 Fuji Electric Co Ltd Data transmitter

Patent Citations (1)

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JPS581241A (en) * 1981-06-26 1983-01-06 Fuji Electric Co Ltd Data transmitter

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