JPH0336545B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は身体組織刺激装置に関するものであ
り、更に詳しく言うと幾多の相異なる状態でプロ
グラムできる植込み型心臓ペースメーカに関す
る。 植込み型心臓ペースメーカの技術は、1962年に
発行された“医用心臓ペースメーカ”と題する米
国特許第3057356号のなかでグレートバツチによ
り開示された。グレートバツチにより開示された
この装置は、固定レートで電気パルスを発生させ
る比較的簡単な弛緩発振器を具えていた。これら
のパルスは導体線でできている導線と電極を通し
て心臓に印加され、パルスが発生する度毎に心臓
を収縮させる。1962年以来幾多の改良が心臓ペー
スメーカについて行われた。それらの改良には、
必要な時にのみ刺激パルスを出す際に発振器と相
互作用するためのセンス増幅器の導入などの回路
の複雑化（デマンドペースメーカ）、ペースメー
カの信頼性と寿命を改良するための特色、パツケ
ージ技術の改良、電源の改良、導線および導体の
改良が含まれる。 グレートバツチが初めて植込み型心臓ペースメ
ーカを開示した以後に行われたもう１つの改良
は、ペースメーカが植込まれた後で、そのプログ
ラムのやり直しができる手段である。1974年に発
行された“加減できる結合パラメータをもつた植
込み型心臓ペースメーカ”と題するリース・テリ
ー・ジユニアらによる米国特許第3805796号にお
いて、ペースメーカを植込んだ後にそのレートを
非侵襲的に変更できる回路が開示されている。こ
のレートは、磁気的に動作可能なリードスイツチ
が閉じる回数に応答して変化する。テリーらの装
置は、リードスイツチが閉じる回数を計数し、そ
の計数を２進カウンタに記憶することによつて動
作する。このカウンタの各段階は、直列に接続し
た抵抗連鎖（chain）のうちの１つの抵抗を使用
する（engage）か、又はバイパスするように接
続されており、その連鎖はペースメーカレートを
制御するRC時定数の一部である。 テリーらの考えは、ペースメーカのパツケージ
内に具えられている磁気的に動作するリードスイ
ツチにごく接近して保たれている磁場がリードス
イツチを閉に保つている間に、無線周波数（RF）
パルスバーストの印加に応答するプログラム可能
な心臓ペースメーカを開示している1978年発行の
“プログラム可能な身体刺激装置”と題するジヨ
ンM.アダムスらによる米国特許第4066086号に示
されている装置により改善された。アダムスらの
回路においても、レートだけが印加されるRFパ
ルスバーストの数に応答してプログラム可能であ
る。心臓ペースメーカのプログラミングへの無線
周波数信号の利用は、1974年に発行された“比較
されたカウントによるデジタル制御ペースメー
カ”と題する米国特許第3833005号のなかでウイ
ングローブによつて初めて開示された。ウイング
ローブの装置はレートとパルス幅の両方をプログ
ラムすることができた。しかし、３つ以上のパラ
メータをプログラムしたり、或いは選択した特徴
又は試験を命令によりプログラムできるようなペ
ースメーカはまだ記述されたことがない。そのよ
うなペースメーカは、万能プログラム可能ペース
メーカと呼ぶことができるものと思う。 心臓ペーシング技術が一般の電子技術の状態よ
り遅れている１つの分野は、デジタル電子回路の
利用である。その１つの理由は、デジタル電子回
路を動作させるには、高エネルギーが必要である
ためである。しかし、大規模集積回路上に組立て
る相補形金属酸化物半導体（CMOS）における
ごく最近の技術的進歩、ならびに心臓ペースメー
カ電池の改善に伴い、デジタル電子回路が市販の
ペースメーカに使用され始めている。デジタル回
路に本来具つている長所はその正確さと信頼性の
高さにある。一般にデジタル回路は、長期間にわ
たり非常に安定した周波数を出す水晶発振器に応
答して動作する。少くとも1966年以来、心臓刺激
装置およびペースメーカにデジタル技術を利用す
る点に関しては先行技術に幾多の提案が行われて
いる。例えば、米国医用エレクトロニクス雑誌の
1977年第１季刊号29〜34頁に“生物学的刺激装置
をプログラムするためのデジタルタイミング装
置”と題してレオF.ウオルシユおよびエミール・
モアが発表した論文を参照されたい。デジタル技
術を提案した最初の特許は、ジヨンW.ケラー、
ジユニアらにより1971年に発行された“デジタル
カウンタ駆動ペースメーカ”と題する米国特許第
3557796号である。この特許は２進カウンタを駆
動する発振器を開示している。カウンタが一定の
計数（カウント）に達すると、信号が出てそれが
心臓刺激装置パルスを発生させる。同時にカウン
タはリセツトされ、再び発振器パルスを計数し始
める。更に、ケラーの特許においては、自然の心
摶動をカウンタが感知するとカウンタはリセツト
されるというデジタルデマンドの考え方、および
心臓刺激パルスが与えられた後、又は自然の心摶
動が感知された後一定の時間出力が阻止されると
いうデジタル不応性の考え方が開示されている。 上述したように、デジタルプログラミング技術
は、テリーらの米国特許第3805796号およびウイ
ングローブの米国特許第3833005号の両方に示さ
れている。ウイングローブは更に記憶レジスタに
プログラムされた値と比較される一定の値にまで
連続的に計数するためリセツト可能なカウンタを
具えることによつて刺激パルスレートを制御する
ためのデジタル制御回路を開示している。ウイン
グローブの特許もまたパルス幅を制御するRC回
路の抵抗を切換えることによつて、出力パルス幅
を加減するための装置を示している。 さて第１図を参照すると、プログラム可能なペ
ースメーカシステム１０の全体が示されており、
これにはプログラマ１２、プログラミングヘツド
１４、パルス発生器１６が含まれる。パルス発生
器１６により発生した信号は導線１８を通つて心
臓（図示されていない）へ印加され、心臓を収縮
させる。パルス発生器１６から導線を通つて印加
される信号の種類、ならびにこれらの信号に対す
る心臓の応答は技術上周知であり、こゝでは論じ
ない。 しかし、こゝに説明する実施例においては、パ
ルス発生器は植込み型のものであり、そのような
ものとして皮膚２０の表面下に配置される点に注
意すべきである。しかし、こゝに述べることは、
こゝに述べる発明をもつぱら植込み型パルス発生
器に関するものとして限定し解釈すべきではな
い。 プログラマ１２は、以下に第２図および第３図
で説明する種類の一連の無線周波数を与えるため
に設計されているどんな種類の無線周波数（RF）
バースト信号発生器でもよい。プログラマ１２は
その表面に取扱者が押すことのできる複数のキー
を具えている。これらのキーにはパラメータキー
２２、数字キー２４、機能キー（function key）
２６がある。更に、表示器２８が具わつているの
で、取扱者は押したキーの表示を見ることができ
る。 パルス発生器１６をプログラムするためには、
選択したパラメータキー、数字キー、機能キーを
押す。パラメータキーは心臓刺激パルスのレー
ト、パルス幅および振幅、増幅器感度、不応期を
プログラムするとともに、パルス発生期１６をヒ
ステリシス機能を用いて、又は用いずに、或いは
心室同期（Ｒ−sync）又は心室阻止（禁止）（デ
マンド）モードで、或いは非同期又はデマンドモ
ードで動作させるためのキーを含む。更に、閾値
チエツクを行わせ、パルス発生器１６の動作を禁
止するためのパラメータキーがある。 数字キー２４を押すと、プログラマ１２は、選
択されたパラメータがプログラムされる特定の値
を表わす信号を発生させる。例えば、レートパラ
メータボタン２２を押す場合には、数字キー２４
のなかで所望のレート値を表わすキーを押す必要
がある。 機能キー２６は、プログラマ１２をしてパルス
発生器１６を永久的又は一時的にプログラムさせ
るように用いられる。更に、機能キーのうちの１
つは、連続的な禁止プログラミング信号が禁止状
態を維持するためプログラマ１２からヘツド１４
を通つてパルス発生器１６へ送られるようにする
ために押された状態を維持するような方法で、パ
ルス発生器１６を禁止する場合に用いられる。 パルス発生器１６をプログラムするためには、
ヘツド１４をパルス発生器１６のすぐ上の適当な
位置に置き、一連の無線周波数バースト信号をプ
ログラマ１２から導線３０を介してヘツド１４へ
印加する必要がある。ヘツド１４は、パルス発生
器１６内の磁気的に動作するリードスイツチを閉
じさせるのに十分な大きさの永久磁石を具えてい
る。パルス発生器１６内のリードスイツチが閉じ
ると、パルス発生器１６内の回路は、導線３０を
通つてヘツド１４へ印加されたRF信号を検知し、
処理する。 発明の概要 本発明は、心臓刺激パルスの供給を制御するデ
ジタル回路を使用するプログラム可能な心臓ペー
スメーカのパルス発生器に関する。パルス発生器
は、レート（rate）、パルス幅、パルス振幅、不
応期間、感度（sensitivity）及びプログラムした
演算モードを具えることが可能である。更に、パ
ルス発生器は、禁止した出力を具え、閾値マージ
ンテストを実行させるプログラミング信号に応動
し、リードスイツチの閉止の影響、加えられたヒ
ステリシス機能、及びプログラムされた正常の上
限レートを超える高レート、に応動することがで
きる。パルス発生器のプログラム可能機能の多く
は、永久的又は一時的な原理の何れかでプログラ
ムできる。パルス発生器は、更に、プログラミン
グ信号の受領を通知する（signaling）手段、外
部からの信号がプログラミング信号として検出さ
れる場合にプログラム受領回路をリセツトする手
段を具える。プログラム信号受領回路は、パリテ
イチエツク、アクセスコードチエツクを含む検出
されたプログラミング信号により幾つかの異なる
チエツクを実行し、適当な数の信号が所定時間内
で送信されるかどうかを決定する。パルス発生器
のタイミング回路は、クリスタル（結晶）クロツ
ク発振器及びカウンタ手段を具え、それからのク
ロツクパルスをカウントし、ペースメーカのレー
トを決定する。各ペースメーカのパルスのパルス
幅は、クリスタル発振器の代りに電圧制御発振器
を使用することにより決定され、時間と共に減少
する電池（バツテリ）電圧によるエネルギー補償
を得る。 発明の特徴 本発明は、プログラム可能な植込み心臓ペース
メーカ用の禁止タイムアウト特徴に関する。その
特徴は、外部プログラミング装置からの適当なＲ
−Ｆプログラミング信号によつて、所定のタイム
アウト期間の間ペースメーカを禁止（使用禁止）
することを可能にする。この特徴は、患者により
安全に実行される診断を可能にする。このタイム
アウトの間、医者は、ペースメーカが禁止される
間に患者の潜在的な（自然の）心臓信号を明らか
に観察することが可能である。この特徴は、ま
た、不適当に長い（又は永久的な）期間の間、ペ
ースメーカを不注意に使用不能にする危険を避け
ることができる。 さて第２図および第３図を参照して、プログラ
マ１２が発生させる種類のデータについて説明す
る。各プログラミング動作には、各ビツトが論理
“１”又は論理“０”の２進数をもつ32の２進数
（ビツト）語をプログラマ１２が伝送する必要が
ある。プログラマ１２が発生させる実際の信号
は、約175キロヘルツの周波数をもつ無線周波信
号のバーストである。プログラマ１２が発生させ
る各語について、33の殆んど同じRFバーストが
印加される。各ビツトは今度は連続するRFバー
スト間のリアルタイム情報分離（Separation）
によつて定義される。こゝに説明する好ましい実
施例においては、比較的長い時間を論理“１”ビ
ツトと定義し、比較的短い時間を論理“０”ビツ
トと定義する。パルスバースト持続時間は約0.35
ｍsecであり、比較的長い時間が約2.2ｍsec、比
較的短い時間が約1.0ｍsecである。従つて、例え
ば、第２図に示すように、任意の一連の9RFバー
ストが上方のグラフに示されている。これらの９
バーストはパルス発生器１６内のRF復調回路に
よりパルス列に処理され、第２図の下方のグラフ
に一連のパルスとして見られる。第２図の下方の
グラフの下には、第２パルスから第９パルスまで
の各パルスの始めに、一連の８個の２進数が示し
てある。これらの各２進数は、そのパルスバース
トとその前のパルスバーストとの間の時間により
表わされるビツトをあらわす。従つて、第２図の
上方のグラフに示す信号に対する２進符号は
“10010100”となる。この２進数は、８進数では
普通の方法で“224”と書くことができる。この
８進数の最初の数字は最初の２つの最上位のビツ
トをあらわし、８進数のまんなかの数字は次の３
ビツトをあらわし、８進数の最後の数字は最後の
３つの最下位のビツトをあらわす。以後便宜上す
べてのプログラミング符号は８進法であらわすこ
とにする。 第３図を参照して、パルス発生器１６に対して
プログラマ１２が発生させた32ビツト語を説明す
る。32のビツト語は４つの部分からなり、各部分
の長さは８ビツトである。これらの４つの部分は
パラメータ符号、データ符号、アクセス符号、パ
リテイ符号であり、この順序で最下位のビツトを
最初にして発生する。８ビツトのパラメータ符号
の最初の３ビツトは全く使用されず、常に論理
“０”ビツトとして発生する。パラメータ符号の
４番目のビツトは論理“１”又は論理“０”ビツ
トであり、それぞれ一時的又は永久的プログラミ
ング指令をあらわし、パラメータ符号の最後の４
つは、取扱者がプログラマ１２を動作させる際に
押す機能キー２６のうちの特定の１つの符号をあ
らわす。 プログラミング語のデータ符号部分は、選択さ
れたパラメータに対する特定の値を決める８ビツ
トからなる。 プログラミング語のデータ部分のあとには、常
に８進符号“227”からなる８ビツトのアクセス
語がある。この語は、以下に第５図および第６図
に関連して説明するように、パルス発生器１６を
プログラムする処理を開始させるのに用いられ
る。アクセス語の１つの目的は、パルス発生器１
６により検知されるかもしれない外部からの信号
が再プログラミングを発生させるのを妨げること
である。 プログラミング語の最後の８ビツト部分は、語
のパラメータ部分とデータ部分に基づいて適当な
垂直パリテイを与えるために発生する８ビツトの
パリテイ符号からなる。パリテイ部分は、またパ
ルス発生器１６の外部又は所望でないプログラミ
ングを防ぐためのチエツクとして用いられる。 第４図を参照すると、パルス発生器１６に含ま
れているデジタル回路をアナログ回路との間の相
互接続図が示されている。一般に、アナログ回路
４２は、いくつかの別々の電気システムからなつ
ている。これらのシステムは電池監視装置、水晶
クロツク、電圧制御発振器クロツク、QRS感知
（センス）増幅器、レート制限回路および倍電圧
整流器を含む出力回路、RF復調器を含む。これ
らのアナログシステムの各々は技術上周知であ
り、こゝでその構造を詳しく説明することはしな
い。 デジタル回路４０は、プログラミング変更を生
じさせるに必要なデジタル論理、プログラムされ
たパラメータに対する所望の値をあらわすデジタ
ル符号を記憶するメモリ、プログラムされた方法
でパルス発生器１６からパルスを発生させるため
のデジタルタイミング手段を具えている。デジタ
ル回路４０の更に詳しい説明は第５図Ａ，Ｂ，Ｃ
に示してあり、それより更に詳しい説明は第６図
Ａ〜Ｎに示してある。 第４図に示す電気的相互接続図はまた電池４４
も示しており、それは、接地などの基準電位源と
デジタルおよびアナログ回路４０および４２の
各々の間に接続され、＋Ｖ又は約2.8ボルトを発生
させる普通の沃化リチウム電池でもよい。更に、
デジタルおよびアナログ回路４０および４２の
各々は接地されている。 磁界により起動されるリード・リレー・スイツ
チ４６は、電池４４の正側と、デジタルおよびア
ナログ回路４０および４２の各々の間にそれぞれ
接続されている。２出力４８および５０は、アナ
ログ回路４２から与えられ、これらの出力は心臓
ペースメーカに用いられるような普通の導線へ印
加される信号をあらわす。出力５０は、選択する
導線の種類に応じて、パルス発生器１６の外側の
金属ケースだけからなつていてもよく、或いは導
線システム内の第２の導線であつてもよい。出力
４８はコンデンサ５２を通つてアナログ回路４２
と心臓（図示されていない）へ結合される。更
に、１対のダイオード５４および５６があり、そ
れらの陽極（アノード）は一緒に結合され、陰極
（カソード）は出力４８および５０へそれぞれ結
合されている。ダイオード５４および５６は、電
気焼灼によつて発生されるような大きな外部から
の信号があると、パルス発生器１６を含む回路へ
の損傷を防ぐため通常の方法で機能する。 パルス発生器１６にごく接近して配置されてい
るヘツド１４に含まれているような磁石が働いて
リードスイツチ４６が用いられると、＋Ｖボルト
又は論理“１”REED（リード）信号が必ずデジ
タル回路４０とアナログ回路４２へ両方へ印加さ
れる。ヘツド１４が取り除かれると、リードスイ
ツチ４６が開き、接地又は論理“０”信号がデジ
タル回路４０およびアナログ回路４２へ印加され
る。アナログ回路４２は、XTAL、VCO、
SENSE（センス）、RATE LIMIT（レート制限）、
BATTERY（電池）およびDATA（データ）信号
をデジタル回路へ与える。デジタル回路４０は
VCO、ENABLE（VCO使用可能）、
SENSITIVITY（感度）、BLANK（ブランク）、
RECHARGE（再充電）、DUUBLE（ダブル）お
よびSINGLE（シングル）信号をアナログ回路４
２へ与える。 上述したように、REED（リード）信号は、リ
ードスイツチが閉の場合は必ず論理“１”であ
り、リードスイツチが開の場合は必ず論理“０”
であり、これが正常の場合である。電池電圧が
2.8ボルトに等しい場合には、XTAL信号は周波
数32768ヘルツで発生する一般に方形波パルス信
号であり、VCO信号は周波数40000ヘルツで発生
する方形波パルス信号である。時間の経過ととも
に電池４４の電圧が低下するのにつれて、VCO
信号の周波数もまた式F_VCO＝5.92×（Ｖ−0.2）²に
より減少する。但しＶは電池４４によつて与えら
れる実際の電圧である。下記に説明するように、
VCO信号は、パルス発生器１６によつて与えら
れるパルスの正確な幅を決定するためのタイミン
グを与えるのに用いられる。パルスの一定のエネ
ルギーを維持するためには、電池４４からの電圧
が低下するのにつれて、パルス幅を増大すること
が必要である。従つて、電圧の低下にともなつて
低下する周波数を与えるVCOが利用される。 デジタル回路４０からアナログ回路４２へ与え
られるVCO ENABLE（VCO使用可能）信号は
通常は論理“１”である。しかし、刺激パルスが
与えられると、VCO ENABLE（VCO使用可能）
信号は論理“０”となり、VCOは使用可能とな
つてパルスを与え始める。VCO ENABLE
（VCO使用可能）信号は、刺激パルスを与え終る
まで論理“０”のまゝであるが、刺激パルスを与
え終つたときにVCO ENABLE信号は論理“１”
に戻り、VCOは使用禁止となる。 SENSE（センス）信号は、通常は論理“１”信
号としてセンス増幅器から与えられるが、この信
号はセンス増幅器が自然発生のQRS信号を感知
する度毎に論理“０”パルス信号になる。
SENSITIVITY（感度）信号は、論理“１”、論
理“０”或いは浮動しているかの３状態デジタル
信号であつて、デジタル回路４０に含まれるメモ
リから直接に与えられる。SENSITIVITY（感
度）信号の状態は、センス増幅器が示すと思われ
る感度を示す。 デジタル回路４０から与えられるBLANK（ブ
ランク）信号は通常は論理“１”信号であり、こ
の信号は、パルス発生器１６から刺激パルスが与
えられた後、又は自然発生のQRS波を感知した
後の約100ｍsecの間論理“０”となる。BLANK
（ブランク）信号は、アナログ回路４２内のセン
ス増幅器が上記の100ｍsecの間に信号を感知する
のを妨げ、センス増幅器内の構成部分が信号感知
後自らリセツトできるようにするのに用いられ
る。 RECHARGE（再充電）信号は通常は論理
“０”パルス信号であり、この信号は刺激パルス
が与えられた後、又は自然発生のQRS波が感知
された後の約7.8ｍsecの間論理“１”となる。
RECHARGE（再充電）信号の目的は、スイツチ
を開いて、アナログ回路４２の倍電圧整流器部分
にあるコンデンサが迅速に再充電できるようにす
ることである。デジタル回路４０からアナログ回
路４０へ与えられるDOUBLE（ダブル）信号およ
びSINGLE（シングル）信号は、それぞれ電池４
４によつて与えられる電圧の値の２倍の振幅をも
つ刺激パルス、又は電池４４によつて与えられる
電圧の値に等しい振幅をもつ刺激パルスを出力４
８と５０の間に与えるようにする。更に、
DOUBLE（ダブル）又はSINGLE（シングル）信
号は、出力４８および５０の間に与えられる刺激
信号の所望のパルス幅に等しいパルス幅をもつパ
ルスである。 アナログ回路４２からデジタル回路４０へ与え
られるRATE LIMIT（レート制限）信号は通常
は論理“０”信号であり、この信号は、パルス発
生器１６について毎分130回のパルスのレート上
限をセツトするため刺激パルスを462ｍsec与えた
後は論理“１”となる。アナログ回路４２からデ
ジタル回路４０へ与えられるBATTERY（電池）
信号は、電池４４から与えられる電圧が一定の最
低レベル、例えば2.0ボルトを上廻つている限り
においては論理“１”信号であり、電池４４から
の電圧が2.0ボルト以下に低下すると論理“０”
信号となる。 アナログ回路４２からデジタル回路４０へ与え
られるDATA（データ）信号は、第２図の下方の
グラフに示してあるパルス信号と同じような、論
理“０”から論理“１”へ向うパルス信号であ
る。即ち、この信号は、パルスバーストがプログ
ラマ１２によつて与えられつつある場合には、論
理“１”のレベルにあり、パルスバーストが与え
られる時間と次のパルスバーストが与えられる時
間との間は論理“０”のレベルにある。上述した
ように、パルス発生器１６がプログラムされる度
毎に、32ビツトを規定する32パルスが、アナログ
回路４２からDATA（データ）線を経てデジタル
回路４０へ印加される。これらのパルスは周知の
方法によつてアナログ回路４２のRF復調器部分
から与えられる。 DATA（データ）信号のパラメータ部分は、11
のパラメータのうちの１つを規定して変更させ、
もしその選択ができる場合にはその変更が永久的
な、又は一時的な方法で行われるように規定す
る。この11のパラメータは、禁止、不応、ヒステ
リシス動作、非同期／デマンド動作、パルス幅、
高レート、閾値チエツク、通常レート、Ｒ同期／
デマンド動作、感度、出力電圧値である。上記の
11のパラメータのうち、禁止、高レート、閾値チ
エツクのパラメータは一時的モードでのみ行うこ
とができ、ヒステリシスは永久的モードでのみ行
うことができる。他のすべてのパラメータは永久
的モード、一時的モードのどちらのモードでも行
いうる。下記に更に詳しく説明するように、プロ
グラミングの一時的モードは、ヘツド１４がパル
ス発生器１６の上に位置していてリードスイツチ
４６を閉に保つている限りにおいては、又は他の
プログラミング語が与えられるまで、パルス発生
器１６をプログラムさせる。リードスイツチ４６
が開くと、或いは他のプログラミング語が伝送さ
れると、パルス発生器１６にプログラムされた最
初の条件が再び制御するが、これは勿論新しいプ
ログラミング語がその条件を変更しない場合であ
る。 下記に参照のため示した第１表は、変更が可能
な11の相異なるパラメータを示し、また各パラメ
ータごとに、一時的パラメータ変更又は永久的パ
ラメータ変更に対するパラメータ符号、選択でき
る各種データ値、そのデータ変更を行うためにプ
ログラミング信号のデータ部分に含めるべき符号
を示す。すべての一時的および永久的パラメータ
符号およびデータ符号は、便宜上３桁の８ビツト
２進数をあらわすために８進法で示してある点に
注意すべきである。またデータ値の欄の数字は10
進数である点にも注意すべきである。

【表】

【表】

【表】

【表】

【表】 上記の第１表において、高レートとレートに関
して示されているデータ値の数字は、括弧のない
数字と括弧内数字を含む。括弧内数字は毎分の実
際のパルスレートを示し、これはクロツク信号の
周波数とシフトレジスタの段階数によつて与えら
れ、制限される。括弧のない数字は最も近い公称
レートであつて、パルス発生器１６を患者に植込
む際にパルス発生器１６をプログラムする医師に
よつて選択される。例えば、医師がパルス発生器
１６が毎分72パルスのレートをもつようにプログ
ラムしたいと希望する場合には、医師はレートパ
ラメータキー２２を押し、ついでプログラマ１２
の数字キー２４で72の数を押す。ついで医師は永
久的又は一時的キーのうちの１つを押して、永久
的レート変更か一時的レート変更かいづれかが起
こるのかを示す。所望するレート変更が永久的と
すると、プログラマ１２はパラメータ符号“220”
を伝送し、ついでデータ値符号“067”、アクセス
符号“227”、パリテイ符号“247”を伝送する。
パルス発生器１６は、毎分71.9パルスのレートで
パルスを伝送してこの符号に応答する。これは所
望の公称値が毎分72パルスに極めて近いので、パ
ルス発生器１６の内部構成部分および周波数値は
刺激パルスを伝送することができる。 さて第５図を参照すると、デジタル回路４０の
全ブロツク図を構成するための第５図Ａ，Ｂおよ
びＣの配置方法が示されている。第５図Ａ，Ｂお
よびＣを検討するにあたつては、アナログ回路４
２から受信される、又はアナログ回路４２へ印加
される信号はすべて丸く囲んであることに注意す
べきである。更に、各ブロツクに結合している電
力供給電圧又は地気の供給はすべて除去されてい
るが、これらの信号は必要であり、デジタル論理
回路設計上周知の、容認されている方法で結合さ
れるべきであるということが理解されねばならな
い。また、第５図Ａ，ＢおよびＣの各ブロツクに
ついて、データ信号はブロツクの左側に印加され
るものとして示されており、リセツト信号はブロ
ツクの底部に印加され、セツト信号はブロツクの
上部に印加され、出力信号はブロツクの右側に印
加されている。最後に、カウンタ、シフトレジス
タ又はメモリ回路からの並列出力のように、複数
の線が特定のブロツク回路から、又はブロツク回
路へ送られる場合には、そのような複数の線は太
い線で示してある。 特に第５図Ａを参照すると、プログラム受入れ
処理回路１００が示してある。アナログ回路４２
から与えられるDATA（データ）信号は、24への
リセツト論理１０６、データデコード論理１０
８、８段シフトレジスタ１１０へ印加され、更に
ノアゲート１１２を通つて13段シフトレジスタ１
１６へ印加される。技術上周知のように、ノアゲ
ートは、その入力へ印加されるすべての信号が論
理“０”状態にある場合には論理“１”信号を与
え、その入力への印加される信号のうちの１つ又
はそれ以上が論理“１”状態にある場合には論理
“０”を与える回路である。DATA（データ）信
号の立上り端は、24へのリセツト回路１０６をリ
セツトし、その出力が論理“０”となるようにす
る。各DATA（データ）信号パルスの立下り端
は、データデコード論理１０８をリセツトして、
或るDATA（データ）信号パルスの立下り端と次
のDATA（データ）信号パルスの立上り端の間に
時間測定ができるようにする。 DATA（データ）信号のほかにも、システムタ
イミングに同期した早いクロツク信号、即ち
4096hzのクロツク信号がデータデコード論理１
０８へ与えられる。データデコード論理１０８
は、その上方の出力からの回路タイミングに同期
している各DATA（データ）パルスの立下り端の
直後にデータクロツク信号を与え、その下方の出
力からの最も新しい２つの連続したデータパルス
間のデータ値をあらわすデジタルデータ信号を与
える。データデコード論理１０８の上方の出力か
らのデータクロツク信号は、アクセス符号チエツ
ク論理１１４へのクロツク入力、およびパルスカ
ウンタ１１８へのクロツク入力と結合される。 データデコード論理１０８の下方の出力からの
データ信号は、８段シフトレジスタ１１０のデー
タ入力として結合され、そのDATA（データ）信
号は８段シフトレジスタ１１０のクロツク入力へ
印加される。各DATA（データ）信号パルスの立
上り端が発生すると、８段シフトレジスタ１１０
のデータ入力における２進値がその第１段階に記
憶され、以前に第１段に記憶されていた値は第２
段階へシフトされ、以後同じようにしてシフトレ
ジスタ１１０の８段のすべてに順次シフトされ
る。シフトレジスタ１１０の第８段に現われた信
号はその出力で13段シフトレジスタ１１６のデー
タ入力へ印加される。13段シフトレジスタ１１６
のクロツク入力は、DATA（データ）信号、およ
びそこへ印加されたアクセス符号チエツク論理１
１４の出力からの通常は論理“０”の信号をもつ
ノアゲート１１２の出力へ結合される。ゲート１
１２がアクセス符号チエツク論理１１４からの論
理“０”信号によつて使用可能となつている限
り、各DATA（データ）信号パルスの立上り端が
発生すると、シフトレジスタ１１６のデータ入力
へ印加されたデータはそこへクロツクされる。 データデコード論理１０８からの上方の出力、
又はデータクロツク出力はパルスカウンタ１１８
へ印加され、このカウンタはパルスがデータクロ
ツク出力に現われる度毎に零の計数（カウンタ）
から始めてその計数を増加させる。パルスカウン
タ１１８の計数が零でない場合には、その中心出
力における信号は論理“０”となり、下記に説明
する方法で使用可能タイムアウト論理１２０へ印
加される。パルスカウンタ１１８の計数（カウン
タ）が24になると、論理“１”信号がその下方の
出力から印加されて、アクセス符号チエツク論理
１１４を使用可能とする。 アクセス符号チエツク論理１１４は、そこへ８
段シフトレジスタ１１０の８段の各々から並列出
力を印加させ、８段シフトレジスタ１１０が記憶
する符号が８進数２２７のアクセス符号である場
合には論理“１”信号が与えられるようにするデ
コード手段を具えている。パルスカウンタ１１８
からの下方の出力は、パルスカウンタ１１８が24
の計数に達した時から、32の計数に達した後オー
バフローする時まで、論理“１”信号の状態をつ
づけてアクセス符号チエツク論理１１４を使用可
能にする点に注意すべきである。 アクセス符号チエツク論理１１４がアクセス符
号を検知して論理“１”信号を与えると、ノアゲ
ート１１２は使用禁止となり、それ以上の
DATA（データ）信号は、そのゲートを通つて13
段シフトレジスタ１１６のクロツク入力へ印加さ
れない。従つて、アクセス符号に先行する13のデ
ータ値は13段シフトレジスタ１１６に記憶された
まゝになつている。第３図に関連して行なつたデ
ータ語の説明から思い出されるように、アクセス
符号に先行する13のデータ値は、データを規定す
る８ビツト、変更されるパラメータを規定する４
ビツト、変更が永久的なものか又は一時的なもの
かを規定する１ビツトを含む。語のパラメータ部
分における最初の３つのデータビツトは常に零で
あり、シフテイング手順の間に８段シフトレジス
タ１１０と13段シフトレジスタ１１６を通つて完
全にシフトされて失われる。 データデコード論理１０８から与えられるデー
タは、アクセス符号の検知後は８段シフトレジス
タ１１０へ与えられつづける。しかし、13段シフ
トレジスタ１１６に記憶されたデータは、ゲート
１１２がアクセス符号チエツク論理１１４から論
理“１”信号を供給することによつて今や閉じて
いるので、固定したまゝでいる。アクセス符号の
後には、８ビツト時間後に８段シフトレジスタ１
１０に記憶されるパリテイ符号がある。 アクセス符号チエツク論理１１４から与えられ
る論理“１”信号は24へのリセツト論理１０６を
セツトするために与えられ、すると今度は24への
リセツト回路１０６がパルスカウンタ１１８を24
の計数にセツトするために信号を与える。これが
必要な理由は、アクセス符号が回路１１４によつ
て検知された時にパルスカウンタ１１８の計数の
24以上にするような少数の外部パルスがプログラ
ミングの直前に与えられるかもしれないからであ
る。 パリテイ符号の第８ビツトが８段シフトレジス
タ１１０に記憶された後に、パルスカウンタ１１
８は32のデータビツトを計数し、この結果パルス
カウンタ１１８の上方の、又はオーバーフロー
（OF）出力における信号は論理“０”から論理
“１”に変化する。つぎにパルスカウンタ１１８
からのOF出力が与えられてカウンタオーバーフ
ローラツチ１０４をセツトし、ついでこのラツチ
は論理“１”信号を与えて誤り検査論理１２２を
使用可能にする。誤り検査論理１２２は、受信さ
れたDATA（データ）プログラミング信号がすべ
ての必要な検査に合格したかどうかを決定する。
これらの検査は、カウンタオーバーフローラツチ
１０４信号が論理“１”となる時にアクセス符号
検査１１４信号が論理“１”となり、更にパリテ
イ検査論理１２４信号が論理“１”となるという
両方である。誤り検査論理１２２もまた第５図Ｂ
から与えられる128HzのSLO CLK信号に応答し
て、SLO CLKパルス間の時間に等しいパルス幅
をもつACCEPT（受入れ）又はERROR（誤り）
論理“１”パルス信号が与えられるようにする。 パリテイ検査論理１２４は、シフトレジスタ１
１０の８段階からの出力と、シフトレジスタ１１
６の13段階からの出力をそこに印加させる。その
機能は８段シフトレジスタ１１０に記憶されたパ
リテイ符号に対して、13段シフトレジスタ１１６
に記憶された13のパラメータデータテストビツト
の垂直パリテイを検査することである。パリテイ
が一致すると、論理“１”信号がパリテイ検査
（チエツク）論理１２４から与えられる。 カウンタオーバーフローラツチ１０４がセツト
された時に誤り検査論理１２２における検査でプ
ログラミング信号が受入れられたことが見出され
た場合には、ACCEPT（受入れ）信号がその下方
の出力において印加され、ERROR（誤り）信号
が誤り検査論理１２２の上方の出力から与えられ
る。ERROR（誤り）信号とACCEPT（受入れ）
信号はともにカウンタオーバーフローラツチ１０
４をリセツトするために与えられる。ERROR
（誤り）信号はまた論理１２６をリセツトするた
めに与えられる。誤り検査論理１２２からの
ACCEPT（受入れ）信号は書込みラツチ１２８の
データ入力、テストラツチ１３０のクロツク入力
へ与えられて一時的メモリ１３２を使用可能に
し、13段シフトレジスタ１１６の最初の12段階か
らデータおよびパラメータ信号を受信する。 リセツト論理１２６は更にタイムアウト論理１
２０からの信号に応答し、書込みラツチ１２８か
らの信号に応答し、リードスイツチ４６が閉じる
と論理“１”になるREED（リード）信号に応答
する。リセツト論理１２６は上方および下方の出
力を含む。下方の出力はパルスカウンタ１１８の
リセツト入力、24へのリセツト論理１０６の１入
力、およびアクセス符号検査１１４のリセツト入
力へ結合される。リセツト論理１２６からの上方
の出力は、禁止論理１３４のリセツト入力、およ
びテストラツチ１３０のリセツト入力へ結合され
る。信号がタイムアウト論理から与えられた時
か、ERROR（誤り）信号が与えられた時か、或
いはREED（リード）信号がリードスイツチが閉
じていることを意味する時には必ず信号がリセツ
ト論理１２６の両方の出力に現われる。信号が書
込みラツチ１２８から与えられた時には、リセツ
ト論理１２６の下方の出力だけに信号が現われ
る。 書込みラツチ２８はそのデータ入力へ誤り検査
論理１２２からのACCEPT（受入れ）信号を印加
し、そのクロツク入力へSLO CLK信号を印加す
る。各SLO CLKパルスが発生すると、書込みラ
ツチ１２８は、出力がそのデータ入力へ印加され
た信号のデータ値をあらわすようにクロツクさ
れ、この信号は誤り検査論理１２２からの
ACCEPT（受入れ）信号となる。書込みラツチ１
２８の出力はリセツト論理１２６の１入力、禁止
論理１３４の１入力、メモリストローブ１３６の
１入力に結合される。 メモリストローブ１３６へのもう一方の入力
は、テストラツト１３０の出力から結合される。
メモリストローブ１３６は、信号が書込みラツチ
１２８から与えられ、テストラツチ１３０からは
何も信号が与えられない度毎に、信号を第５図Ｂ
のパラメータデコード論理１３８へ与える。メモ
リストローブ１３６信号は、パラメータデコード
回路１３８に一時的メモリ１３２からそこに印加
されたパラメータ符号を複号させ、どの永久的パ
ラメータ変更が発生するかを示す信号をあたえ
る。 テストラツチ１３０は、13段シフトレジスタ１
１６の第13段からのテスト信号および誤り検査論
理１２２からのACCEPT（受入れ）信号に応答
し、第５図Ｂのパラメータデコード論理１３８に
信号を与えて、一時的メモリ１３２からそこへ印
加されたパラメータ信号を復号させ、どの一時的
変更が起きるかを示す信号を与える。更に、テス
トラツチ１３０からの出力がメモリストローブ１
３６および禁止論理１３４へ与えられる。 誤り検査論理１２２からACCEPT（受入れ）信
号が発生すると、一時的メモリ１３２は、13段シ
フトレジスタ１１６に記憶された４パラメータビ
ツトおよび８データビツトを記憶する。一時的メ
モリ１３２に記憶されたパラメータビツトは、パ
ラメータデコード論理１３８へ印加され、そこで
それらのビツトは、メモリストローブ１３６又は
テストラツチ１３８からの信号と一緒に復号さ
れ、どの永久的パラメータ変更又は一時的パラメ
ータ変更が発生するかを示す信号がパラメータデ
コード論理１３８からメモリ１４０へ与えられ
る。パラメータデコード論理１３８により復号さ
れ、メモリ１４０へ印加される可能性のあるパラ
メータ変更は、第１表に示すようなものである。
更に、パラメータのうちの一部のパラメータ、即
ち高レートパラメータ、一時的感度パラメータ、
一時的不応パラメータ、一時的Ｒ−同期パラメー
タ、自動閾値パラメータ、永久的デマンドパラメ
ータ、一時的デマンドパラメータ、デマンドパラ
メータおよび禁止パラメータは、パラメータデコ
ード１３８からの信号とは無関係に与えられる。 一時的メモリ１３２から与えられる８データビ
ツトは、第５図Ｂのメモリ１４０、および禁止デ
コード論理１４２へ印加される。永久的パラメー
タ変更が復号されると、メモリ１４０へ印加され
たデータビツトは、復号されたパラメータ信号に
よつて使用可能とされたメモリ１４０のその部分
に記憶される。一時的パラメータ変更が復号され
ると、一時的メモリ１３２から印加されたデータ
信号は、永久的変化を発生することなくメモリ１
４０の適当な段階を介してメモリ１４０により記
憶される以前に存在するデータにゲートされる。 メモリ１４０は22段を具えており、その各段階
は論理“１”又は論理“０”のデータ信号を与え
る。メモリ１４０は、６段階がパルス幅データと
関連があり、８段階がレートデータと関連があ
り、１段階がＲ同期データと関連があり、２段階
が不応、ヒステリシスおよび感度データの各々と
関連があり、１段階が出力電圧振幅データと関連
があるように構成されている。パラメータ信号
は、どの段階を使用可能にして一時的メモリ１３
２から印加された新しいデータを記憶するかを決
定し、異なるデータ信号を与えるように再プログ
ラムされるようにする。 一時的メモリ１３２からのデータは、また禁止
デコード論理１４２に印加され、この論理１４２
はすべてのデータビツトが論理“１”である場合
にのみ論理“０”信号を与える。禁止デコード論
理１４２からの出力信号は、禁止論理１３４への
１入力として与えられる。禁止論理１３４は、論
理１２６からの上方の出力によつてリセツトさ
れ、書込みラツチ１２８およびテストラツチ１３
０から与えられる書込み信号およびテスト信号、
およびパラメータデコード論理１３８から与えら
れる禁止パラメータ信号に応答してセツトされ、
第５Ｃ図に示す出力論理１７８を使用禁止にする
ための信号を与える。更に、禁止論理１３４信号
は、タイムアウト論理１２０へ与えられる。 上述したように、タイムアウト論理１２０は非
零計数（カウント）をもつパルスカウンタ１１
８、セツトされた禁止論理１３４およびセツトさ
れたラツチ１２８に応答する。更に、タイムアウ
ト論理１２０は、第５Ｃ図から与えられる再充電
論理１６４信号に応答するが、この信号は後述す
るように、各人工的刺激パルスがパルス発生器１
６によつて与えられた後、又は自然の心摶動がパ
ルス発生器１６によつて検知された後に与えられ
る。タイムパルスカウンタ１１８が非零計数（カ
ウント）を示した後に禁止論理１３４のセツテイ
ングと同時に起きる書込み信号の後で、第２の再
充電論理１６４信号がそこに印加されてからタイ
ムアウト論理１２０はその出力でタイムアウト信
号を与える。タイムアウト論理１２０の出力から
与えられるタイムアウト信号はリセツト論理１２
６へ印加されてその出力の双方からのリセツト信
号が与えられるようにし、このリセツト信号はパ
ルスカウンタ１１８、アクセス符号検査論理１１
４、禁止論理１３４およびテストラツチ１３０を
リセツトする。すると今度はこのことが第５Ａ図
に示すプログラミング回路を全面的に運転停止に
する。 タイムアウト論理１２０の目的は、下記の２つ
の状況において、２つの心臓刺激パルスが与えら
れた後で、第５Ａ図に示すプログラム受入れ・処
理論理１００をリセツトすることである；(1)禁止
の特徴がプログラムされていること。(2)外部パル
スによりパルスカウンタ１１８が非零計数（カウ
ント）を示すようになつていること。３つ以上の
出力パルスを禁止したいと思うときには、タイム
アウト論理１２０をリセツトするために２つのパ
ルスが禁止される前に１つの新しい禁止プログラ
ミング信号を与えることが必要になる。実際に
は、禁止特徴をプログラムするために、禁止機能
ボタン２６が押されたまゝになつている間に連続
的禁止プログラミング信号を与えるようにプログ
ラムマ１２を設計してもよい。 第５Ｂ及び第５Ｃ図を参照すると、パルス発生
器１６のパルス発生部分１５０が示されている。
パルス幅、レート、不応時間、低ヒステリシスレ
ートおよび増幅器ブランキング時間を制御するタ
イミング順序は、高速カウンタ１５２、抵速クロ
ツク論理１５４および低速カウンタ１５６によつ
て決定される。高速カウンタ１５２はそこへクロ
ツク論理１５８から与えられるクロツクパルスを
計数し、そのクロツク論理１５８は、ともにクロ
ツク論理１５８へ印加される外部の水晶発振器
（XTAL）信号又はVCO信号に等しいクロツク信
号をその下方の出力で与える。高速カウンタ１５
２の第２の入力は、高速カウンタ１５２に閾値
（限界）検査時間の特定部分の間、より速いレー
トで計数を行わせる閾値検査論理１６０から与え
られる。高速カウンタ１５２の第３の入力は、リ
ードスイツチ４６が閉じている場合に496HzFST
CLK信号をクロツク入力としてデータデコーダ
論理１０８へ印加させるリードスイツチ論理１５
９信号である。 高速カウンタ１５２は、周知の方法で接続して
いる９段２進カウンタである。高速カウンタ１５
２の下方の７段階からの出力は、パルス幅制御論
理１５７へ印加される。高速カウンタ１５２の第
２、第３、第４、第５および第９段からの出力
は、低速クロツク論理１５４へ印加される。更
に、電池ラツチ１６２からの出力およびクロツク
論理１５８からのクロツク信号は、入力として低
速クロツク論理１５４へ印加される。低速クロツ
ク論理１５４は、電池４４の電圧が一定の最低値
以上である限り、128HzSLO CLK信号を与える
ことによつて高速カウンタ１５２からの出力に応
答する。電池４４からの電圧がその最低値以下に
下ると、アナログ回路４２の電池状態部分から印
加されるBATTERY（電池）信号は、電池ラツチ
１６０をリセツトさせる。すると今度はこのこと
が低速クロツク論理から与えられる信号のレート
を約10％減少させ、又は約113Hzとなるようにす
る。 低速クロツク論理１５４からの出力は、低速カ
ウンタ１５６への入力として与えられる。低速カ
ウンタ１５６は周知の方法で接続された８段２進
カウンタであり、論理“１”信号が208の計数ま
で再充電論理１６４からそのセツト入力へ印加さ
れるとセツトすることができる。低速カウンタ１
５６の８段階の出力のうちの選ばれた出力はオー
バーフロー論理１６６、不応論理１６８、ブラン
ク論理１６９、レート制御論理１７２およびヒス
テリシス論理１７４へ印加される。 メモリ１４０のパルス幅部分の６段からの出力
信号は、パルス幅デコーダ論理１５７へ印加さ
れ、メモリ１４０のレート部分の８段からの出力
は、レートデコーダ論理１７２へ印加される。メ
モリ１４０のＲ同期段からの出力は、Ｒ同期ゲー
トへ印加される。メモリ１４０の２不応段からの
信号は不応論理１６８へ印加される。メモリ１４
０の２ヒステリシス段からの信号は、ヒステリシ
ス論理１７４へ印加される。メモリ１４０の２感
度段からの信号は結合されて、単一の
SENSITIVITY（感度）信号が第４図に示すアナ
ログ回路４２のセンス増幅器へ印加される。最後
に、メモリ１４０の出力段からの信号は出力論理
１７８へ印加される。 第５Ａ，５Ｂ及び５Ｃ図に示した回路をプログ
ラムする一般的考え方は、パラメータを変えるた
めに、メモリ１４０が記憶している値を変えるこ
とである。ついで、第５Ｂ及び５Ｃ図の個々の回
路がメモリ１４０からそこへ印加される各種セツ
トの値に応答する結果として、プログラムされた
変化が発生する。上記の回路のほかに、第５Ｂ及
び５Ｃ図は復帰（reversion）論理１７０、デジ
タルレート制限論理１８０、ヒステリシスゲート
１８２、事前再同期論理（pre−resync logic）
１８４、パルス幅論理１８６、事後再同期論理
（post−resync logic）１８７、検孔（verify）パ
ルス論理１８８、デマンド論理１９０、ゲート１
９２を含む。 第５Ｂ及び５Ｃ図に示してあるブロツク図の残
りの部分については、一般的動作の立場から説明
する。個々のブロツクの詳細な接続および動作は
第６Ａ〜Ｎ図のところで説明する。 心臓刺激パルスが与えられたり、或いは自然の
心臓活動が感知されるとその直後に高速カウンタ
１５２が零の計数にリセツトされ、低速カウンタ
１５６が２０８の計数にセツトされる。２２５の
フルカウントから零カウントまでの低速カウンタ
１５６のオーバーフローが400ｍsecのタイミング
信号を得るのに使用できる時間に発生するよう
に、２０８の計数（カウント）が選ばれている。
この400ｍsecのタイミング信号は、レート上限を
決めるためにプログラム可能な不応時間の１つと
して用いられる。 高速カウンタ１５２は、リセツトされた後、ク
ロツク論理１５８からそこへ与えられるクロツク
パルスを計数し始める。この時点では、クロツク
論理パルスは、外部発振器から発生し、32768Hz
の周波数である。電池電圧が低くなく電池ラツチ
１６２がセツトされたまゝになつていると仮定す
ると、高速カウンタ１５２の第９段がセツトされ
るたび毎に、信号がそこから低速クロツク論理１
５４へ印加される。これは、128Hzの周波数で発
生するであろう。１クロツクパルス後に、1SLO
CLKパルスが１クロツク信号パルスの期間与え
られる。このSLO CLKパルスは、高速カウンタ
１５２を零カウントにリセツトするために印加さ
れ、１クロツク信号パルス期間後に高速カウンタ
１５２は再び計数を始める。従つてSLO CLKパ
ルスの周波数は実際には127Hzに近くなる。 低速クロツク論理１５４の出力からのパルス
は、低速カウンタ１５６の入力に与えられ、低速
カウンタ１５６はパルスが低速クロツク論理１５
４から与えられるたび毎に２０８の初期計数（カ
ウント）からその計数を増加させる。低速カウン
タ１５６がその２０８のセツト値から２５５の最
大値まで計数している間に、ブランク論理１６９
および不応論理１６８は、低速カウンタ１５６か
らの一部計数の復号に基づいた適当な時に、信号
を復帰論理１７０へ与えて不応および復帰機能が
働くようにする。技術上周知のように、不応期間
とは、人工的パルスが与えられた後、又は自然の
心摶動が起きた後で、感知された電気刺激に対す
る応答が行われず、復帰機能が持続的波形信号が
感知されつつある時に感知された電気信号に対す
るすべての応答を使用禁止にする一定の時間であ
る。 低速カウンタ１５６がフルカウントに達し、零
カウントに戻つてオーバーフローする時に、オー
バーフロー論理１６６は、その出力にパルスを与
えることを可能とするようにデジタルレート制限
論理１８０を可能にする信号に応答し信号を与え
る。以下に説明するように、それは、パルス発生
器１６による刺激パルスの供給を導く一連のでき
事を開始するレート制限論理１８８パルスであ
る。 ついで低速カウンタ１５６は零からその計数を
増加し始めて、メモリ１４０のレート部分の８段
に含まれる計数（カウント）に近い計数になるま
で続ける。メモリ１４０のレート部分および低速
カウンタ１５６の各段からの信号は、レートデコ
ード論理１７２へ印加され、レートデコード論理
１７２は、低速カウンタ１５６の計数がメモリ１
４０に記憶された符号と等しくなつた時間に続い
て次のSLO CLKパルスが発生する場合、信号を
発生させる。このことから、閾値検査論理１６０
からレートデコード論理１７２へは信号は全く印
加されないものと考えられる。レートデコード論
理１７２からの信号は、ヒステリシスがプログラ
ムされていない場合、又は先行する心摶動が人工
的に刺激されていた場合には使用可能となるヒス
テリシスゲート１８２を経て印加される。しか
し、もしヒステリシスがプログラムされ、すぐ前
に発生する心摶動が自然の摶動であつたとする
と、ヒステリシス論理１７４はセツトされ、ヒス
テリシスゲート１８２を使用禁止にするので、す
ぐ前の自然摶動から測定したヒステリシスタイム
アウト期間に等しい時間が経過してしまうまで
は、信号はヒステリシスゲート１８２を通過する
ことができない。 ヒステリシスゲート１８２の出力におけるパル
スは、デジタルレート制限論理１８０に与えら
れ、この論理はオーバーフロー論理１６６からの
パルスによつて使用可能とされた場合には事前再
同期論理１８４をセツトするための信号を与え
る。論理１８４は、クロツク論理１５８へ信号を
与えてVCO ENABLE（使用可能）信号を発生さ
せ、その結果VCOは、クロツク信号をクロツク
論理１５８とパルス幅論理１８６へ与え始める。
VCO ENABLE（使用可能）信号は、クロツク論
理１５８内で、そこから与えられるクロツクパル
スを外部発振器信号ではなくVCOパルスとする
のに利用される。事前再同期論理１８４信号もま
た低速クロツク論理１５４へ与えられて、高速カ
ウンタ１５２を零カウントにリセツトするために
余分のSLO CLKパルスを発生させるようにす
る。更に事前再同期論理１８４信号は、ブランク
論理１６９にBLANK（ブランク）信号を100ｍ
secの間発生させ、次のVCOクロツクパルスが発
生した場合にはパルス幅論理１８６を使用可能に
して論理“１”パルス幅（pw）論理１８６信号
の立上り端を与える。従つて事前再同期論理１８
４の第１の目的は、外部発振器タイミングパルス
からVCOタイミングパルスへの変化にタイミン
グ論理を同期させることである。VCOタイミン
グパルスは公称レート40000Hzで発生するのに対
し、外部クロツクタイミングパルスは32768Hzの
レートで発生することを思い出すべきである。 高速カウンタ１５２がクロツク論理１５８から
そこへ印加されるVCOタイミングパルスに応答
してその計数を零から増加させるにつれて、その
第２〜第７段の出力は、パルス幅デコード論理１
５７によつてメモリ１４０のパルス幅部分に記憶
された信号と比較される。比較が行なわれると、
即ち所望のパルスの持続時間に等しい高速カウン
タ１５２の計数の時に、パルス幅デコード論理１
５７は出力信号をパルス幅論理１８６へ与えて、
次のVCOクロツクパルスが発生すると論理“１”
信号を論理“０”へもどす。従つて、パルス幅論
理１８６の出力でのpw信号は、パルス発生器１
６から与えられる信号に対してプログラムされた
パルス幅と同じパルス幅をもつ信号である。 パルス幅論理１８６の出力からの信号が出力論
理１７８へ与えられ、出力論理１７８は、メモリ
１４０からのOUTPUT（出力）信号の値に応じ
てSINGLE（シングル）又はDOUBLE（ダブル）
出力の何れかを通じてパルス幅論理１８６信号と
同一パルス幅をもつパルス信号を与える。出力論
理１７８からのSINGLE（シングル）および
DOUBLE（ダブル）出力信号は第４図に示すアナ
ログ回路４２に結合され、電池電圧又は２倍の電
池電圧の電圧パルスが、パルス発生器１６から導
線１８を通つて心臓へ与えられるようにすること
を想起すべきである。 パルス幅論理１８６信号は、また、与えられた
VCO ENABLE（使用可能）信号を維持するため
にクロツク論理１５８へ与えられる。パルス幅論
理１８６の信号が論理“０”に戻ると、VCO
ENABLE（使用可能）信号は除去され、水晶発振
器XTALクロツク信号が再びクロツク論理１５
８のクロツク出力から与えられる。更にパルス幅
論理１８６信号が、事後再同期論理１８７へ与え
られて、パルス幅論理１８６信号が論理“０”に
戻つた時に、事後再同期論理１８７信号が与えら
れるようにする。事後再同期論理１８７信号は、
低速クロツク論理１５４に高速カウンタ１５２を
リセツトするための、次のXTALクロツク信号
発生時に余分のパルスを発生させて、その時に与
えられるXTALクロツクパルスと同期するよう
にさせる。事後再同期論理１８７信号はまた再充
電論理１６４に与えられ、この再充電論理１６４
は次の低速クロツク論理１５４信号が発生すると
セツトされ、論理“１”再充電論理１６４信号を
アナログ回路４２の電圧ダブラ部分に与えて、そ
この倍電圧コンデンサの再充電を可能にする。再
充電論理１６４信号は、また事後再同期論理１８
７をリセツトするために与えられるので、次の低
速クロツク論理１５４信号が発生すると、再充電
論理１６４はリセツトされ、もはや論理“１”信
号を与えない。再充電論理１６４からの出力は、
また低速カウンタ１５６を２０８の計数（カウン
ト）にリセツトするために与えられ、不応論理１
６８と復帰論理１７０を使用可能にし、レートデ
コード論理１７２とオーバーフロー論理１６６を
リセツトし、上記の過程がくり返される。 第５Ｂ図の上記の回路部分のほかに、検孔
（verify）パルス論理１８８とデマンド論理１９
０が具えられている。検孔パルス論理１８８は、
第５Ａ図からのメモリストローブ論理１３６信号
が与えられたときに、100ｍsecのブランク時間の
終りに追加パルスが与えられるように使用され
る。この第２のパルスは、そのプログラムが受け
入れられたいという指示をプログラマ１２の取扱
者へ与えるために発生される。この検孔論理１８
８の余分のパルスは、低パルス幅でもよく、心電
信号の過程において非刺激的で非臨界点で発生す
るように更にタイミングを合わせるようにする。
余分のパルスを与える代りに単に連続する刺激パ
ルス間の間隔を100ｍsecだけ延ばして、プログラ
ムが受け入れられたという指示を取扱者に与える
こともできる。 デマンド論理１９０は、アナログ回路４２のセ
ンス増幅器から与えられるSENSE（センス）信号
に対する応答を禁止するリードスイツチ４６の閉
鎖による通常の効果を無視するように動作する。
しかし、リードスイツチの禁止効果は、増幅器感
度、Ｒ同期モード又は不応時間の一時的プログラ
ミングがある場合、或いはリードスイツチが閉じ
ているにも拘らずデマンドモードが一時的又は永
久的にプログラムされる場合には無視される。 第５Ｃ図に含まれるもう１つの要素はゲート１
９２であり、このゲートは、第５Ａ図のパラメー
タデコーダ１３８からのHI RATE（高レート）
パラメータ信号に応答して、又は検孔（verify）
パルス論理１８８からの信号に応答して閉じられ
る。ゲート１９２が閉じると、RATE LIMIT
（レート制限）出力パツドを接地させ、それによ
りアナログ回路４２のアナログレート制限回路と
デジタルレート制限回路とデジタルレート制限論
理１８０の効果を無能にする。レートを高い値に
プログラムしたい場合、又は検孔（verify）パル
スが発生した時には、レート制御保護をとり除く
ことが必要である。 こゝで、上述した動作の大要に留意して、第５
Ｂ及び５Ｃ図に示す各ブロツクについて更に詳し
い説明をする。パルス幅デコード論理１５７は、
高速カウンタ１５２の最初の７段の出力、および
メモリ１４０のパルス幅部分の６出力からの信号
に応答する。更にパルス幅デコード論理１５７
は、検孔パルス論理１８８からの信号、およびク
ロツク論理１５８からのVCO ENABLE（使用可
能）信号に応答する。パルス幅デコード論理１５
７は、立上り端（前縁）を有するパルス信号を与
え、それは、ペースメーカの刺激パルスの所望の
立下り端（後縁）を発生させる。このパルス信号
は、検孔パルス論理１８８からの信号に応答し
て、又はカウンタ１５２のカウントとメモリ１４
０のパルス幅部分に記憶されたデコード符号間の
比較に応答して与えられる。パルス幅デコーダ論
理１５７からの出力は、パルス幅論理１８６への
１入力として印加される。 限界（閾値）検査論理１６０は、パルス幅論理
１８６信号、第５Ａ図の書込みラツチ１２８信
号、パラメータデコード１３８からの自動限界
（閾値）信号、リードスイツチ論理１５９信号、
第５Ａ図のアクセス符号検査論理１１４信号、再
充電論理１６４信号に応答する。閾値検査論理１
６０は、２出力信号を与え、そのうちの上方の出
力は高速カウンタ１５２へ与えられて高速カウン
タ１５２の最初の２段を４分割回路網ではなくて
３分割回路網とする。閾値検査論理からの上方の
出力信号は、リードスイツチが閉じられた後、又
は書込みラツチ１２８信号および自動限界信号が
与えられた後に第３パルス幅論理１８６信号と同
時に発生するパルス信号である。 閾値検査論理１６０からの下方の出力信号は、
リードスイツチ論理１５９からの信号によつて表
わされるリードスイツチ４６の閉鎖後、又は書込
みラツチ１２８信号と自動限界パラメータ信号が
与えられた後に与えられる最初の刺激パルスの直
後に始まり、４つのパルス幅論理１８６信号が更
に与えられる後までつづく信号である。閾値検査
論理１６０からのこの下方の信号は、レートデコ
ード論理１７２の１出力へ与えられる。 閾値検査順序は、毎分100摶動のレートで発生
する一連の４パルスであり、その順序の最初の３
パルスは通常のプログラムされたパルス幅をも
ち、４番目のパルスはプログラムされたパルス幅
の75％のパルス幅をもつ。自動限界信号が与えら
れた場合には、自動限界プログラミング語のデー
タ部分は、その順序の最初の３パルスに対しては
所望の一時的パルス幅を指定し、その順序の４番
目のパルスは、その指定されたパルス幅の75％と
なる。自動限界特質は、医師がパルス発生器１６
によつて与えられる刺激パルスの限界安全域をチ
エツクしてどのパルス幅の捕獲領域が失われるか
を決定するのに有効となる。つぎに医師は、十分
な安全域を保証するために永久的モードでパルス
幅をセツトすることができる。 レートデコード論理１７２は、低速クロツク論
理１５４信号、メモリ１４０のレート部分の符
号、低速カウンタ１５６の計数（カウント）、閾
値検査論理１６０からの下方の出力および再充電
論理１６４信号に応答する。レートデコード論理
１７２は、各パルス幅論理１８６信号又は検知さ
れた自然心摶動後に発生する再充電論理１６４信
号によつてリセツトされるラツチを含む。ラツチ
がセツトされると、それは、ヒステリシスゲート
１８２およびデジタルレート制限回路１８０を通
る信号を与え、パルス幅論理１８６信号を与える
ようになる順序を始める。レートデコード論理７
２内のラツチは、もし閾値検査論理１６０からの
信号が印加されない場合には、毎分100摶動のレ
ートで、又は毎分100摶動より大きい場合にはプ
ログラムされたレートで、もし、閾値検査論理１
６０からの信号が印加された場合には、低速カウ
ンタ１５６とメモリ１４０からそこへ印加された
符号化されたレート信号とを整合させた後に、低
速クロツク論理１５４信号によりセツトされる。
ヒステリシスゲート１８２がヒステリシス論理１
７４により使用可能にならない場合には、ラツチ
は、セツトされたまゝになつており、それにより
持続的信号をヒステリシスゲート１８２に印加
し、これはそのゲートが使用可能になり、刺激パ
ルスが与えられた後で再充電論理１６４信号が与
えられるまで続く。従つて、ヒステリシスゲート
１８２がヒステリシス論理によつて使用可能にな
り、刺激パルスを与えるまで、信号がヒステリシ
スゲート１８２へ与えられる。 ヒステリシス論理１７４は、低速カウンタ１５
６の選ばれた計数値（カウント）、低速クロツク
論理１５４信号、メモリ１４０のヒステリシス部
分の出力からの２つのヒステリシス信号、リード
スイツチ論理１５９信号、オーバーフロー論理１
６６信号および復帰・センスリセツト論理１７０
からのセンスリセツト信号に応答し、ヒステリシ
スゲート使用可能信号を与える。ヒステリシス論
理１７４は、自然の心臓活動を感知したことを示
す信号が復帰・センスリセツト論理１７０から与
えられる度毎にリセツトされ、ヒステリシス・タ
イムアウト期間が切れるとセツトされるラツチ回
路を含む。ヒステリシス・タイムアウト期間は、
選択したデコーデイングゲートを低速カウンタ１
５６の選択した計数とオーバーフロー論理１６０
に応答できるようにするメモリ１４０のヒステリ
シス１およびヒステリシス２の符号によつて決定
される。更に、ヒステリシス１およびヒステリシ
ス２の信号は、ヒステリシス機能を示さないこと
もでき、この場合にはヒステリシスラツチはセツ
トした状態に保たれる。最後に、ヒステリシス論
理ラツチは、リードスイツチが閉じると必ずセツ
トされた状態に保たれる。ヒステリシス論理１７
４からの出力信号は、それがセツトされた状態に
ある時はヒステリシスゲート１８２を使用可能な
状態に保つラツチ出力である。 デマンド論理１９０は、アナログ回路４２に含
まれるセンス増幅器からのSENSE（センス）信号
に対して復帰・センスリセツト論理１７０が応答
するのを防ぐための出力信号を与えることによつ
て、リードスイツチ４６の閉鎖とリードスイツチ
論理１５９信号の供給とに応答する。しかし、セ
ンス増幅器の感度を一時的にプログラムしたり、
或いはＲ同期モードで動作させるために一時的に
パルス発生器１６をプログラムしたり、或いは不
応時間変更を一時的にプログラムすることが所望
される場合には、医師はSENSE（センス）信号に
対する応答の禁止により、いかなる応答も観察で
きない。従つて、パラメータデコード論理１３８
からの一時的感度、一時的不応および一時的Ｒ同
期信号がデマンド論理１９０へ与えられて、リー
ドスイツチ４６閉鎖の効果を無効とする。更に、
医師が、リードスイツチ４６の閉じている間、デ
マンドモードで動作させるためにパルス発生器１
６を一時的又は永久的にプログラムしたいと思う
時には、増幅器は、リードスイツチ４６の閉鎖が
無視されたことによる禁止信号に応答する。ま
た、検孔パルス（verify pulse）が与えられる
と、検孔パルス論理１８８からの信号が与えられ
て、リードスイツチ１６の閉鎖によるセンス増幅
器の禁止をくつがえす。 高速カウンタ１５２は、クロツク論理１５８の
下方の出力から与えられるクロツクパルスに応答
するが、このクロツクパルスは刺激パルスが与え
られている時間と次の刺激パルスが与えられてい
る時間の間の時間には、アナログ回路４２の外部
発振器から与えられ、刺激パルスが与えられてい
る時間の間はアナログ回路４２のVCOから与え
られ、高速カウンタ１５２は各低速クロツク論理
１５４信号に応答してリセツトされる。更に、高
速カウンタ１５２は閾値検査論理１６０からの上
方の出力信号に応答するが、これは９段高速カウ
ンタ１５２の最初の２段を４分割回路ではなく３
分割回路に変換させる。最初の２段階が３分割回
路に変換されると、高速カウンタ１５２は、最初
の２段が４分割回路の場合に必要な時間の75％の
時間の間に一定の計数を達成する。この特徴は、
通常のプログラムされたパルス幅の75％の幅をも
つ限界検査パルスが与えられるようにするために
用いられる。 高速カウンタ１５２からの１出力は、高速カウ
ンタ１５２の第３段からとられ、リードスイツチ
論理からの信号がリードスイツチの閉鎖をあらわ
す場合に与えられる高速クロツク信号である。高
速カウンタ１５２の第２、第３、第４、第５、第
９段からの出力は、低速クロツク論理１５４へ与
えられ、最初の７段からの出力はパルス幅デコー
ド論理１５７へ与えられ、こゝで第２〜第７段出
力はメモリ１４０中のプログラムされたパルス幅
データと比較されて、パルス幅論理１８６により
与えられるパルスを適当な時に終了させる信号を
発生させる。 検孔（verify）パルス論理１８８は、メモリス
トローブ１３６の信号、高速カウンタ１５２の第
３および第５段からの出力、ブランク論理１６９
から与えられるBLANK（ブランク）信号、パル
ス幅論理１８６信号、パラメータデコード論理１
３８からのデマンド信号に応答する。検孔パルス
論理１８８は、デマンドパラメータがプログラム
されておらずデマンド信号が論理“０”でない場
合には、第５Ａ図のメモリストローブ論理１３６
からの各メモリストローブパルス信号が発生する
と検孔パルスが与えられるように動作する。検孔
パルスは、ブランク論理１６９からのBLANK
（ブランク）信号がその通常の論理“１”値に戻
つた後に与えられ、高速カウンタ１５２からのタ
イミング信号により決定されたパルス幅をもつ。
検孔パルス論理１８８からの出力はデジタルレー
ト制限論理１８０に与えられて刺激パルスの立上
り端を生じさせ、ゲート１９２に与えられてレー
ト制限禁止をくつがえす。検孔パルス論理１８８
信号は、またパルス幅デコード論理１５７を禁止
するように印加され、またパルス幅論理１８６に
印加されて検孔パルスの立下り端を決定する。最
後に、検孔パルス論理１８８信号はＲ同期ゲート
１７６へ与えられて、通常パルスと検孔パルスの
両方を検知されたＲ波と同期させ、二重刺激パル
スがＴ波の周囲いわゆるベネラブルゾーン
（venerable zone）に与えられるのを防げる。 ヒステリシスゲート１８２は、ヒステリシス論
理１７４からの信号によつて不能とされていない
ならば、レートデコード論理１７２からそこへ与
えられた信号をデジタルレート制限論理１８０に
通過させる。 低速カウンタ１５６は、８段２進カウンタであ
つて、その第１段へ低速クロツク論理１５４信号
が与えられる度毎に１つづつ増加して記憶された
計数（カウント）をもつ。低速カウンタ１５６の
選択された段階からの出力は、適当なタイミング
を得るためにその他のいろいろな回路部分へ印加
される。特に低速カウンタ１５６の選択された段
からの出力はオーバーフロー論理１６６、不応論
理１６８、ブランク論理１６９、レートデコード
論理１７２、ヒステリシス論理１７４へ印加され
る。各刺激パルスがパルス幅論理１８６信号に応
答してパルス発生器１６によつて発生すると、低
速カウンタ１５６は再充電論理１６４信号によつ
て２０８のカウントにセツトされる。その後低速
カウンタ１５６は、最大値２５５に達するまで低
速クロツク論理１５４信号がそこへ印加されるた
び毎に順方向へ計数する。この時間の間に、ブラ
ンク論理１６９からの100ｍsecのBLANK（ブラ
ンク）パルス時間および不応論理１６８によつて
制御されるプログラムされた不応期間が低速カウ
ンタ１５６の計数に応答して決定される。低速カ
ウンタ１５６がその最高値まで計数するとオーバ
ーフローして、そこに零のカウントを有し、それ
によつてオーバーフロー論理１６０をセツトす
る。この時点で低速カウンタは低速クロツク論理
１５４信号が与えられる度毎に再び順方向への計
数を始める。低速カウンタ１５６が順方向への計
数を続けるにつれて、その段からの出力はヒステ
リシス論理１７４とレートデコード論理１７２へ
印加されて、プログラムされた値と比較される
か、又は使用可能となつたゲートによつて復号さ
れる。レートタイムアウト期間が決定され、それ
によつて刺激パルスが与えられた後に、低速カウ
ンタ１５６は再び２０８の計数にセツトされる。 リードスイツチ論理１５９は、リードスイツチ
４６が開いている（論理“０”）か、又は閉じて
いる（論理“１”）かを示すREED（リード）入力
線に応答し、また刺激パルスが与えられる時、又
は自然の心臓活動が感知された時には必ず起きる
ブランク論理１６９からのクロツキング信号に応
答する。リードスイツチ論理１５９からの出力
は、リードスイツチ４６の状態を示す信号であ
る。 低速クロツク論理１５４は、高速カウンタ１５
２の第２、第３、第４、第５および第９段からの
セツト信号、事後再同期論理１８７からの事後再
同期論理信号、事前再同期論理１８４からの事前
再同期信号、クロツク論理１５８からのクロツク
信号、電池ラツチ１６２からの電池ラツチ信号に
応答して、120Hzの低速クロツク論理１５４信号
を与える。電池ラツチ１６２がセツトされて正常
な電池電圧を示している限り、高速カウンタ１５
２の第９段がセツトされた後１クロツク論理１５
８パルス時間たつてから低速クロツク論理１５４
パルスが与えられる。しかし、もし電池ラツチが
リセツトされて低電池電圧を示す場合には、パル
ス発生器１６によつて与えられるパルスレートを
約10％下げることが望ましい。電池電圧が低い状
態では、高速カウンタ１５２の第２、第３、第
４、第５および第９段がセツトされると低速クロ
ツク論理１５４信号が与えられる。この状態で
は、低速クロツク論理１５４パルスのレートは、
電池ラツチ１６２がセツトされた状態に比べて約
10％遅いレートで発生する。更に、高速カウンタ
１５２をセツトしてクロツク論理１５８からの
VCOクロツクパルスの計数を始めるために事前
再同期および事後再同期信号が発生する度毎に、
低速クロツク論理１５４パルスが与えられる。 電池ラツチ１６２は、そのクロツク入力へ印加
される事前再同期論理１８４の出力、およびその
データ入力へ印加されるアナログ回路４２内の電
池状態監視装置からのBATTERY（電池）信号を
有する。更に、第５Ａ図のテストラツチ１３０か
らのテスト信号は電池ラツチ１６２のセツト入力
へ印加され、以前に感知された低電圧状態が隅然
のものか真実のものかを決定するために一時的プ
ログラミング努力が発生する度毎に電池ラツチを
セツトする。電圧が正常であれば、BATTERY
（電池）信号は論理“１”であり、電池ラツチ１
６２はセツトされたまゝになる。電池ラツチ１６
２をクロツクするのに用いられる事前再同期信号
は各刺激パルスが与えられる直前に発生するの
で、刺激パルスの供給の結果として同時的電池ド
レインは、BATTERY（電池）信号に影響を与え
ない点に注意すべきである。 電池ラツチ１６２からの出力は、低速クロツク
論理１５４へ与えられて、低速クロツク論理１５
４パルスを約10％低いレートにさせる。更に、電
池ラツチからの出力は、不応論理１６８、ブラン
ク論理１６９、オーバーフロー論理１６６へ与え
られ、低速クロツク論理１５４パルスレートが10
％低いにもかゝわらず、復号される時間を一定に
維持するために代りのゲートを使用可能にして低
速カウンタ１５６の異なるカウントを復号する。 オーバーフロー論理１６６は低速クロツク論理
１５４信号、電池ラツチ１６２からの信号、再充
電論理１６４信号および低速カウンタ１５６の出
力段からの信号に応答する。再充電ラツチがセツ
トされている間は、低速カウンタ１５６が再充電
論理１６４信号により２０８のカウントにセツト
された後に、オーバーフロー論理１６６は低速カ
ウンタ１５６の最終の段に応答してセツトの状態
からリセツトの状態に移行する。しかし、電池ラ
ツチ１６２がセツトされると、オーバーフロー論
理１６６は、低速カウンタ１５６の第３段を除く
全段階がセツトされた時に出力を与えるので、低
速クロツク論理１５４パルスのレートとは関係な
く低速カウンタ１５６のセツト後400ｍsecすると
オーバーフロー論理１６６からの出力が発生す
る。オーバーフロー論理１６６は、低速カウンタ
１５６の最終の段がリセツトされた後、再充電論
理１６４信号によつてリセツトされ、低速クロツ
ク論理１５４信号でセツトされるラツチを含む。
オーバーフロー論理１６６からの出力は、デジタ
ルレート制限論理１８０を使用可能にするため
に、400ｍsecの不応時間として不応論理１６８に
与えられる。 第５図Ｃを参照すると、クロツク論理１５８
は、アナログ回路４２の電圧制御発振器からの
VCO信号、およびアナログ回路４２の水晶発振
器からのXTAL信号に応答する。更に、クロツ
ク論理１５８は事前再同期論理１８４信号および
パルス幅論理１８６信号に応答する。クロツク論
理１５８はその下方の出力からクロツク信号を、
その上方の出力からVCO ENABLE（使用可能）
信号を出す。VCO ENABLE（使用可能）信号
は、事前再同期信号の供給に続く時間中与えら
れ、その時間は、パルス幅論理１８６信号が与え
られる時間を含む。クロツク１５８の下方の出力
から与えられるクロツク信号は、LCO
ENABLE（使用可能）信号が与えられていない間
はXTALパルスであり、VCO ENABLE（使用可
能）信号が与えられている間はVCO信号パルス
である。 心臓刺激パルスの供給は、デジタルレート制限
論理１８０、事前再同期論理１８４およびパルス
幅論理１８６によつて制御され、第５Ｂ及び５Ｃ
図の各種要素の再同期およびリセツトは、事後再
同期論理１８７および再充電論理１６４によつて
制御される。 デジタルレート制限論理１８０に、ヒステリシ
スゲート１８２信号、検孔パルス論理１８８信
号、パラメータデコード１３８からの高レートパ
ラメータ信号、オーバーフロー論理１６６信号、
Ｒ同期ゲート１７６信号およびアナログ回路４２
からのRATE LIMIT（レート制限）信号に応答
し、最終的にはその出力に心臓刺激パルスを発生
させる信号を与える。正常な動作では、ヒステリ
シスゲート１８２からデジタルレート制限論理１
８０へ信号が与えられる度毎に、デジタルレート
制限論理１８０の出力から信号が与えられる。し
かし、ヒステリシスゲート１８２から与えられる
信号が、オーバーフロー論理１６６からのオーバ
ーフロー信号又はアナログ回路４２からの
RATE LIMIT（レート制限）信号によつて決定
される毎分150摶動のデジタルレート上限又は毎
分130摶動のアナログレート上限を超えるレート
で発生する場合には、デジタルレート制限論理１
８０は、レート上限制限時間の如き時間が終るま
でヒステリシスゲート信号に応答して信号の供給
を延期させる。 しかし、或る場合には、デジタルレート制限論
理１８０とアナログ回路４２にそなわつているレ
ート上限制限機能を無効にし、レート上限を超え
たレートでそこから信号が与えられるようにする
ことが望ましい。具体的に云うと、これらの場合
とは、正常なパルスの約100ｍsec後に発生し、又
は毎分600パルスのレートで発生する検孔パルス
を与える場合とか、或いは高レートパラメータが
プログラムされつつある場合とかが含まれるが、
この後者の場合には、最高で毎分400パルスもの
高レートで信号を与えることができる。もし、こ
れらの場合のいづれかが発生すると、高レートパ
ラメータ信号又は検孔信号は、デジタルレート制
限論理１８０を無効にする。更に、これら２つの
信号はゲート１９２へ印加され、ゲート１９２は
RATE LIMIT（レート制限）信号を接地させ、
又は論理“０”値とし、アナログ回路４２に含ま
れるアナログレート制限特徴を無効にする。 もしＲ同期モードがプログラムされると、自然
の心臓活動が感知される度毎に、信号がＲ同期ゲ
ート１７６からデジタルレート制限論理１８０へ
印加される。すると今度はこの結果として信号が
デジタルレート制限論理１８０の出力で与えら
れ、その結果として心臓刺激パルス摶動がパルス
発生器１６によつて与えられる。 事前再同期論理１８４は、デジタルレート制限
論理１８０からの出力信号に応答し、クロツク論
理１５８にその下方の出力においてVCO信号の
供給を開始させる信号を与える。更に、事前再同
期論理１８４は、クロツク論理１５８にVCO
ENABLE（使用可能）信号を発生させ、VCOが
クロツク論理１５８へパルスの供給を開始するこ
とを可能にする。事前再同期論理１８４は更にパ
ルス幅論理１８６信号、事後再同期論理１８７信
号および再充電論理１６４信号に応答する。この
最後にあげた３つの信号のうちのいづれか１つが
与えられると、事前再同期論理はリセツトされ、
デジタルレート制限論理１８０からの信号が与え
られない限りリセツトできない。事前再同期論理
１８４信号は、第５Ｂ図の低速クロツク論理１５
４へ与えられて、追加の低速クロツク信号を与え
させることを想起すべきである。この追加の低速
クロツクパルスの目的は、高速カウンタ１５２を
リセツトして、既知の初期計数値零からその後に
与えられるVCOパルスを正確に計数できるよう
にすることである。 パルス幅論理１８６は、低速クロツク論理１５
４信号、アナログ回路４２からのVCO信号、事
前再同期論理１８４信号、検孔パルス論理１８８
信号およびパルス幅制御論理１８７信号に応答し
てパルス発生器１６によつて与えられる出力パル
スの幅を制御する。パルス幅論理１８６によつて
与えられるパルスの立上り端は、デジタルレート
制限論理１８０信号による事前再同期論理１８４
のセツテイングに応答して発生する。パルス幅論
理１８６によつて与えられるパルスの立下り端
は、パルス幅デコード論理１５７又は検孔パルス
論理１８８からの信号に応答して決定される。 事後再同期論理１８７は、再充電論理１６４信
号、パルス幅論理１８６信号の立下り端およびＲ
再同期ゲートからの信号に応答し、パルス幅論理
１８６信号の立下り端の時間に低速クロツク論理
１５４に信号を与えて追加の低速クロツクパルス
を与えさせる。このパルスは、パルス幅論理１８
６信号終了の結果として、クロツク論理１５８か
らの水晶発振器パルスの供給にこのシステムのタ
イミングを同期させるために必要である。その後
事後再同期論理１８７は、再充電論理１６４信号
が与えられることによつてリセツトされる。Ｒ同
期モードではなくてデマンドモードがプログラム
された場合には、事後再同期論理１８７に出力パ
ルスを与えさせることによつて、Ｒ同期ゲート１
７６からの信号に応答する。このパルスの目的
は、自然の心臓信号が検知された場合には必ず第
５Ｂ及び５Ｃ図の各種タイミング機能をリセツト
させることである。 再充電論理１６４は、事後再同期論理１８７信
号および低速クロツク論理１５４信号に応答し
て、低速クロツクパルス間の時間に等しい持続時
間をもつ単一のパルス再充電信号をその出力に与
える。再充電信号は、第５Ｂ及び５Ｃ図に含まれ
る回路内の各種タイミング機能をリセツトするの
に用いられる原信号（primary signal）である。 ブランク論理１６９、不応論理１６８、復帰・
センスリセツト論理１７０およびＲ同期ゲート１
７６は一緒に相互作用して、心臓刺激パルスが与
えられた後にその次の心臓刺激パルスが与えられ
るまでの間に、自然の心臓活動を感知した結果と
して発生する事象を制御するように動作する。 ブランク論理１６９は、低速カウンタ１５６か
らの選択された出力、電池ラツチ１６２信号、低
速クロツク論理１５４信号、Ｒ同期ゲート１７６
からの出力および事前再同期論理１８４信号に応
答して、その上方の出力からBLANK（ブランク）
信号を、その下方の出力からブランククロツク信
号を与える。ブランク論理１６９の下方の出力か
らのブランククロツク信号は、自然の心臓活動の
結果からくる事前再同期論理１８４信号又はＲ同
期ゲート１８６からの信号が与えられた時に発生
する信号であつて、BLANK（ブランク）信号の
立上り端を開始させる。ブランク信号の立下り端
は、電池ラツチがセツトされているか、リセツト
されているかには関係なく、立上り端後100ｍsec
して発生する。上述したように、BLANK（ブラ
ンク）信号は、アナログ回路４２へ与えられて、
それが与えられる100ｍsecの間QRS感知増幅器
を使用禁止にする。 不応論理１６８は、低速カウンタ１５６のカウ
ント、低速クロツク論理１５４信号、オーバーフ
ロー論理１６６信号、メモリ１４０からの不応１
および不応２信号、電池ラツチ１６２信号および
再充電論理１６４信号に応答して、心臓刺激パル
スから与えられた後の一定時間に信号を与える。
この一定時間は、不応回路１６８のコーデイング
ゲートを使用可能にするメモリ１４０からの不応
１および不応２信号の符号によつて決定される。
選択しうる不応時間は、不応時間なし、325ｍ
sec、400ｍsec又は無限大である。400ｍsecの不
応時間は、オーバーフロー論理１６６からの出力
によつてセツトされ、325ｍsecの不応時間は、低
速カウンタ１５６のカウントを復号する不応論理
１６８内のデコーデイングゲートによつて決定さ
れる。これらのゲートは、低速クロツク論理１５
４のレートとは関係なく、電池ラツチ１６２が
325ｍsecの不応時定数を維持するようにセツトさ
れているかどうかによつて使用可能となる。不応
期間は、再充電論理１６４信号が不応論理１６８
をリセツトするために与えられた時から測定す
る。不応時間がセツトされていない時には、不応
期間は復帰・センスリセツト論理１７０における
210ｍsecカウンタによつて測定される。 復帰・センスリセツト論理１７０はデマンド論
理１９０信号、低速クロツク１５４信号、アナロ
グ回路４２からのSENSE（センス）信号、不応論
理１６８信号、ブランク論理１６９からの
BLANK（ブランク）信号および再充電論理１６
４信号に応答して、復帰機能が無効にされていな
い場合には、不応時間後にSENSE（センス）信号
が与えられるたび毎にその出力でセンスリセツト
信号を与える。復帰機能は、再充電信号が与えら
れた後、又はSENSE（センス）信号が発生した後
約210ｍsecの時間に達するまで低速クロツク論理
１５４信号に応答して計数するカウンタによつて
制御される。もしセンス信号が、BLANK（ブラ
ンク）時間の後、そして復帰カウンタが210ｍsec
まで計数する時間より前に起きた場合には、復帰
カウンタは零カウントにリセツトされる。復帰カ
ウンタが210ｍsecの時間に達してしまうまでは、
センスリセツト信号は与えることができない。従
つて、約５Hz以上の周波数をもつ妨害信号は、復
帰・センスリセツト論理１７０をすべての
SENSE（センス）信号に対して応答しないように
させる、即ち非同期モードへ復帰させる。 復帰・センスリセツト論理１７０は、また、不
応時間が終わる前に発生するSENSE（センス）信
号に応答してセンスリセツト信号の供給を禁止す
ることによつて、不応論理１６８信号に応答す
る。従つて、センスリセツト信号が復帰・センス
リセツト論理１７０の出力で与えられて、復帰カ
ウンタ時間と不応時間の両方が過ぎた後にのみ感
知する自然の心臓活動を示す。更に、もし不応時
間が無限大にセツトされている場合には、
SENSE（センス）信号に対する応答はなく、パル
ス発生器は非同期モードで動作する点に注意すべ
きである。 復帰・センスリセツト論理信号は、３入力Ｒ同
期ゲート１７６への１入力として与えられる。メ
モリ１４０からのＲ同期信号はＲ同期ゲート１７
６の第２入力へ与えられて使用可能信号として働
き、検孔パルス論理１８８からの信号は第３入力
へ印加される。もしデマンドモードがプログラム
されると、Ｒ同期ゲート１７６からの信号は事後
再同期論理１８７およびブランク論理１６９へ与
えられて、第５Ｂ及び５Ｃ図のタイミング機能を
リセツトさせる。もしＲ同期モードがプログラム
されると、Ｒ同期ゲート１７６からの出力はデジ
タルレート制限論理１８０へ与えられ、検知され
た自然の心臓活動と同期して心臓刺激パルスが与
えられるようにする。また、検孔パルスが与えら
れると、検孔パルスとその検孔パルスに先行する
通常のパルスの両方に対してＲ同期モードがプロ
グラムされる。 第６Ａ〜Ｎ図を参照すると、第５Ａ，Ｂ及びＣ
図に示す各ブロツクについて更に詳しい説明が行
われている。第６Ａ〜Ｎ図は、第５Ａ，Ｂ又はＣ
図に示されている特定のブロツクに関連した論理
素子のすべてが、第５Ａ，ＢおよびＣ図と同じ位
置にあり、第５Ａ，ＢおよびＣ図のブロツク番号
に対応する数字をもつより太い線でかこまれるよ
うな方法で組織されている。各ブロツクの構成部
分としてはラツテ、ナンドゲート、ノアゲート、
インバータ、排他的オアゲートおよび排他的ノア
ゲートがある。第６Ａ図の左下の角にある素子１
０６Ａとして概略的に示されているような、また
一般に参照されるような各ラツチ又はフリツプフ
ロツプは、縦長の長方形として示されている。各
ラツチへの入力は左側から与えられ、上方の入力
はデータ入力であり、下方の入力はクロツク入力
である。ラツチの出力は右側からとられ、上方の
出力は通常の“Ｑ”出力であり、下方の線は通常
の“”出力をあらわす。一部のラツチでは、セ
ツトおよびリセツト入力が与えられ、リセツト入
力は長方形の底部に印加され、セツト入力は長方
形の頂部に印加される。リセツト入力へ印加され
た論理“１”信号は、Ｑ出力をして論理“０”の
状態を呈せしめ、出力をして論理“１”の状態
を呈せしめる。逆に、セツト入力に印加された論
理“１”信号は、Ｑ出力をして論理“１”の状態
を呈せしめ、出力をして論理“０”の状態を呈
せしめる。論理“０”から論理“１”へ変わる信
号がクロツク入力へ印加されると、Ｑ出力はデー
タ入力へ印加された信号の論理値に等しい論理値
をとり、出力は反対の論理値をとる。 ナンドゲートは、第６Ａ図の左下隅に素子１０
６Ｂとして概略的に示されており、２つ又はそれ
以上の入力と１出力を含む。ナンドゲートの出力
は、その各入力へ印加される信号が論理“１”で
なければ通常は論理“１”であり、その信号が論
理“１”であればナンドゲートの出力は論理
“０”信号である。 インバータは第６Ａ図の左下隅に概略的に素子
１０６Ｃとして示されており、１入力と１出力を
もち、出力は入力へ印加される信号の論理値と反
対の論理値をもつ信号を与える。 ノアゲートは、第６Ａ図の中央下の部分に素子
１１４Ａとして概略的に示されており、２つ又は
それ以上の入力と１出力をもつ。ノアゲートの出
力における信号は、各入力へ印加される信号がす
べて論理“０”でなければ通常は論理“０”であ
り、その信号が論理“０”であれば、出力におけ
る信号は論理“１”である。 排他的なオアゲートは、第６Ｃ図に概略的に示
されており、少くとも２入力と１出力をもつ。そ
の出力信号は、もし相異る論理値をもつ信号がそ
の入力へ印加された場合には論理“１”であり、
入力へ印加された信号がすべて同じ論理値をもつ
場合には論理“０”である。 排他的ノアゲートは、第６Ｉ図に素子１５７Ａ
として概略的に示してあり、少くとも２入力と１
出力をもつ。相異なる論理値をもつ信号がその入
力へ印加された場合には、出力信号は論理“０”
であり、同一の論理値をもつ信号がその入力へ印
加された場合には、出力信号は論理“１”であ
る。 第６図に示されているように組立てられた第６
Ａ〜Ｎ図を参照して、パルス発生器１６の詳しい
説明をすることにする。第６Ｂ図において、アナ
ログ回路４２からのDATA（データ）信号は直列
に結合したインバータ１０２Ａ，１０２Ｂ，１０
２Ｃおよび１０２Ｄを通つて与えられるので、イ
ンバータ１０２Ｃの出力における信号に、論理
“０”パルスをもつ通常は論理“１”信号である
DATA（データ）信号と反対の極性の信号であ
り、インバータ１０２Ｄの出力における信号は、
論理“１”パルスをもつ通常は論理“０”信号で
あるDATA（データ）信号と同じ極性である。 インバータ１０２Ｃからの出力は、ノアゲート
１１２Ａおよび１１２Ｂの１出力へ印加される。
インバータ１０２Ｄからの出力は、８段シフトレ
ジスタ１１０を構成する８つのラツチ１１０Ａ〜
１１０Ｈの各々のクロツク入力へ印加される。更
に、インバータ１０２Ｄの出力は、２４へのリセ
ツト論理１０６におけるラツチ１０６Ａのリセツ
ト入力へ結合される。 インバータ１０２Ｃからの出力は、またデータ
デコード論理１０８におけるラツチ１０８Ａのク
ロツク入力へ印加される。ラツチ１０８Ａへのデ
ータ入力は、第４図に示す電池４４からの＋Ｖ電
圧へ結合される。ラツチ１０８ＡからのＱ出力
は、ラツチ１０８Ｂのデータ入力へ結合される。
ラツチ１０８Ｂのクロツク入力は、第６Ｉ図に示
す高速カウンタ１５２におけるノアゲート１５２
Ｌの出力から印加される高速クロツク信号であ
る。上述したように、高速クロツク信号は周波数
4096Hzのクロツク信号である。ラツチ１０８Ｂか
らのＱ出力は、ラツチ１０８Ａのリセツト入力へ
印加される。動作すると、ラツチ１０８Ａおよび
１０８Ｂは、各DATA（データ）パルスの立下り
端に続く最初の高速クロツクパルスの立上り端と
一致する時間に、高速クロツク信号と同期するパ
ルス信号をラツチ１０８ＢのＱ出力において発生
されるようにする。更に具体的に云うと、インバ
ータ１０２Ｃからの出力は、各パルスの立下り端
において立上り端をもつ一連のDATA（データ）
信号パルスである。従つて、各DATA（データ）
信号パルスの立下り端はラツチ１０８Ａをセツト
させ、ついでこれが次の高速クロツクパルスの立
上り端が発生するとラツチ１０８Ｂがセツトされ
るようにする。ラツチ１０８Ｂがセツトされる
と、そこからの論理“１”Ｑ出力信号はラツチ１
０８Ａをリセツトして、論理“１”信号をラツチ
１０８Ｂのデータ入力からとり除く。従つて、次
の高速クロツクパルスの立上り端はラツチ１０８
Ｂをリセツトさせ、Ｑ出力信号に論理“０”とな
る。従つて、ラツチ１０８ＢのＱ出力における信
号は、第５図Ａに示すデータデコード論理１０８
の上方の出力におけるデータクロツク信号に対応
する。 データデコード回路１０８は、また３段２進カ
ウンタを構成する３つのラツチ１０８Ｃ，１０８
Ｄおよび１０８Ｅを含む。ラツチ１０８Ｃ，１０
８Ｄおよび１０８Ｅの各々はそのデータ入力へ結
合された出力をもつ。ラツチ１０８Ｃのクロツ
ク入力は、第６Ｉ図に示す高速カウンタ１５２に
おけるノアゲート１５２Ｌからの高速クロツク信
号へ結合される。ラツチ１０８Ｃからの出力は
ラツチ１０８Ｄのクロツク入力へ結合され、ラツ
チ１０８Ｄからの出力はラツチ１０８Ｅのクロ
ツク入力へ結合される。データデコード回路１０
８からの出力はラツチ１０８ＥのＱ出力から取出
される。更に、ラツチ１０８Ｃ，１０８Ｄおよび
１０８Ｅの各々のリセツト入力はラツチ１０８Ｅ
からのＱ出力へ結合されるので、各DATA（デー
タ）信号パルスの発生直後に、ラツチ１０８Ｃ，
１０８Ｄおよび１０８Ｅの各々はリセツトされ
る。ついでラツチ１０８Ｃ，１０８Ｄおよび１０
８Ｅは高速クロツク信号の計数を開始し、４つの
そのような高速クロツク信号がラツチ１０８Ｃの
入力へ印加された後に、ラツチ１０８ＥのＱ出力
は論理“１”となるが、これは勿論ラツチ１０８
Ｃ，１０８Ｄおよび１０８Ｅがその間にラツチ１
０８Ｂからのパルスによつてリセツトされていな
い場合である。従つて、もし２つの連続する
DATA（データ）信号パルスは、ラツチ１０８
Ｃ，１０８Ｄおよび１０８Ｅが４つの高速クロツ
ク信号パルスを計数するのに要する時間により短
い時間によつて分離されると、データデコード論
理１０８は、次のDATA（データ）信号パルスの
立上り端が発生した時にラツチ１０８Ｅの出力と
して論理“０”を復号する。他方、もし連続する
DATA（データ）信号間により長い時間が存在す
ると、ラツチ１０８ＥのＱ出力は論理“１”とな
り、従つてデータデコード回路１０８はデータビ
ツトとして論理“１”ビツトをあらわす。従つ
て、ラツチ１０８ＥのＱ出力は、第５Ａ図のデー
タデコード論理１０８の下方の出力からの復号さ
れたデータ値に対応する。 データデコード論理１０８からのラツチ１０８
ＥのＱ出力におけるデータは、８段シフトレジス
タ１１０におけるラツチ１１０Ａのデータ入力へ
印加される。８段シフトレジスタ１１０はラツチ
１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ，１１
０Ｅ，１１０Ｆ，１１０Ｇ，１１０Ｈおよびイン
バータ１１０Ｉおよび１１０Ｊを具えている。ラ
ツチ１１０Ａ〜１１０Ｈの各々のクロツク入力
は、インバータ１０２Ｄの出力へ結合される。段
１１０Ｂ〜１１０Ｈの各々のデータ入力は、その
前の段１１０Ａ〜１１０Ｇの各のＱ出力へ結合さ
れる。ラツチ１１０ＨのＱ出力は、直列に接続さ
れたインバータ１１０Ｉおよび１１０Ｊを通つて
13段シフトレジスタ１１６のデータ入力、特にラ
ツチ１１６Ａのデータ入力へ結合される。 ８段シフトレジスタ１１０は、ラツチ１１０Ａ
のデータ入力へ印加された信号の論理値が８段を
通つて１時に１つずつシフトされ、DATA（デー
タ）信号パルスの立上り端がインバータ１０２Ｄ
から与えられるたび毎に動作する。与えられる最
初のデータパルスは、８段シフトレジスタ１１０
へシフトされる意味のないデータビツトとなる点
に注意すべきである。しかし、以下に説明するよ
うに、このビツトならびに最初の３つのリアルデ
ータビツトは８段シフトレジスタ１１０を完全に
通り、また13段シフトレジスタ１１６を完全に通
つてシフトされ、プログラミング符号の一部とし
て記憶されず、また利用もされない。 13段シフトレジスタ１１６は、13のラツチ回路
１１６Ａ〜１１６Ｍを具えている。段１１６Ａ〜
１１６Ｄの各段階は、ノアゲート１１２Ａの出力
に結合されたそのクロツク入力をもち、段１１６
Ｅ〜１１６Ｍの各段は、ノアゲート１１２Ｂの出
力に結合されたそのクロツク入力をもつ。ノアゲ
ート１１２Ａおよび１１２Ｂはそれぞれインバー
タ１０２Ｃの出力へ結合された１入力と、アクセ
ス符号検査論理１１４の出力、特にそこにあるラ
ツチ１１４ＤのＱ出力に結合された第２の入力を
もつ。段１１６Ａ〜１１６Ｌの各々のＱ出力は、
13段シフトレジスタ１１６のその次に続く段１１
６Ｂ〜１１６Ｍのデータ入力へ結合される。 ノアゲート１１２Ａおよび１１２Ｂが、アクセ
ス符号検査論理１１４からそこへ印加される論理
“０”信号によつて使用可能となつている限りに
おいては、８段シフトレジスタ１１０の第８段１
１０Ｈから印加されるデータは13段シフトレジス
タ１１６を通つてシフトされる。従つて、アクセ
ス符号が32ビツトプログラミング信号の24ビツト
後に完全に伝送された時には、そのアクセス符号
はシフトレジスタ１１０の第８段にあり、残の16
データビツトのうちの13の最上位データビツトは
13段シフトレジスタ１１６にあり、３つの最下位
データビツトは13段シフトレジスタ１１６からシ
フトアウトされている。具体的に云うと、13段シ
フトレジスタ１１６において、段１１６Ａ〜１１
６Ｈはプログラミング符号のデータ部分を含み、
段１１６Ｉ〜１１６Ｌはプログラミング符号のパ
ラメータ部分を含み、段１１６Ｍは永久的プログ
ラミング変更が起きるか、又は一時的プログラミ
ング変更が発生するかを示すデータビツトを含
む。 第６Ａ図、特にアクセス符号検査論理１１４を
参照すると、段１１０Ａ，１１０Ｄ，１１０Ｆ，
１１０Ｇおよび１１０Ｈの出力、および段１１
０Ｂ，１１０Ｃおよび１１０ＥからのＱ出力はそ
れぞれノアゲート１１４Ａの入力として結合され
ている。８段シフトレジスタの状態が８進数
“227”である場合には、ノアゲート１１４Ａへの
入力の各々は論理“０”であり、その出力は論理
“１”となる。８進数“227”はアクセス符号であ
り、８段シフトレジスタ１１０は、第２５番目の
DATA（データ）信号パルスの立上り端によつて
定義される24のデータ値がそこへ印加された後に
アクセス符号の状態をとる点に注意すべきであ
る。ノアゲート１１４Ａへ印加された信号の各々
が論理“０”の場合には、その出力は論理“１”
となる。ノアゲート１１４Ａの出力は、ナンドゲ
ート１１４Ｂへの１入力として結合される。ナン
ドゲート１１４Ｂのもう一方の入力は、パルスカ
ウンタ１１８の計数が24と等しくなるか、又は24
を超えるまで、換言するとアクセス符号が８段シ
フトレジスタ１１０へ印加されるまで論理“１”
であるパルスカウンタ１１８からの出力に結合さ
れる。従つて、アクセス符号を検知する前に論理
“１”であるナンドゲート１１４Ｂの出力は、ナ
ンドゲート１１４Ｃへの１入力として印加され、
そのもう一方の入力はラツチ１１４Ｄからの信
号であり、アクセス符号を検知する前は論理
“１”である。アクセス符号を検知する前は論理
“０”であるナンドゲート１１４Ｃの出力は、ラ
ツチ１１４Ｄのデータ入力へ印加される。ラツチ
１０４Ｄのクロツク入力は、データデコーダ論理
１０８におけるラツチ１０８ＢのＱ出力からのデ
ータクロツク信号に結合されるので、各DATA
（データ）信号パルスの立下り端が発生した直後
にパルスがラツチ１１４Ｄのクロツク入力へ印加
される。アクセス符号が８段シフトレジスタ１１
０に記憶された後に、ナンドゲート１１４Ｂへの
両入力は論理“１”であり、その出力は論理
“０”となる。従つて、ナンドゲート１１４Ｃか
らの出力およびラツチ１１４Ｄへのデータ入力は
論理“１”となる。このことはアクセス符号の最
後のビツトを定義するDATA（データ）信号パル
スの立上り端において発生する。その同一
DATA（データ）信号パルスの立下り端において
は、論理“１”パルス信号がラツチ１１４Ｄのク
ロツク入力へ印加され、ラツチ１１４Ｄをセツト
させる。というのは、その時にはナンドゲート１
１４Ｃの出力は論理“１”であるからである。こ
の結果そのＱ出力は論理“１”となり、出力は
論理“０”となり、今度はこれがナンドゲート１
１４Ｃの出力を論理“１”に維持し、それによつ
て追加のDATA（データ）信号パルスが印加され
るとラツチ１１４Ｄをセツトされた状態に保つ。
ラツチ１０４ＤからのＱ出力は印加されて、第６
Ｂ図のゲート１１２Ａおよび１１２Ｂがそれ以上
のクロツクパルスを13段シフトレジスタ１１６へ
通すことができないようにし、それによつてアク
セス符号が検知された時にパラメータとそこに記
憶されたデータ値を維持する。 パルスカウンタ１１８は印加された各DATA
信号パルスを計数する。パルスカウンタ１１８は
通常の２進カウンタとして配置されているラツチ
１１８Ａ，１１８Ｂ，１１８Ｃ，１１８Ｄおよび
１１８Ｅを具えている。即ち、各ラツチ入力は
そのラツチのデータ入力および次に続くラツチの
クロツク入力へ結合されている。パルスカウンタ
の第１段階であるラツチ１１８Ａへのクロツク入
力に対する信号はラツチ１０８Ｂの出力から印加
され、各DATA（データ）信号パルスの立下り端
の直後に高速クロツク信号を同期して発生するデ
ータクロツクパルスである。パルスカウンタ１１
８はまたそれぞれラツチ１１８Ｄおよび１１８Ｅ
の出力へ結合される２入力を有するノアゲート
１１８Ｆを具えている。このように結合されてい
るノアゲート１１８Ｆの出力は、パルスカウンタ
１１８の計数が24に達するまで、即ちラツチ１１
８Ｄと１１８Ｅの両方がセツトされるまでは論理
“０”である。この時点でノアゲート１１８Ｆの
出力は論理“１”となり、それによつてアクセス
コード検査論理１１４のナンドゲート１１４Ｂが
アクセスコード検査ゲート１１４Ａからのどんな
出力も通過させることができるようにする。パル
スカウンタ１１８の計数が24の計数を超えると、
ノアゲート１１８Ｆは論理“１”信号を与え続け
る点に注意すべきである。 パルスカウンタ１１８は、またラツチ１１８Ａ
〜１１８Ｅの各々のＱ出力にそれぞれ結合された
５出力を有するノアゲート１１８Ｇを具えてい
る。ノアゲート１１８Ｇの出力は、通常は論理
“１”であり、パルスカウンタ１１８の計数が非
零計数になると論理“０”になる。この信号は、
第６図Ｃに示すタイムアウト論理１２０へ印加さ
れて、もし印加されたプログラミング信号がその
時までに受け入れられていないならば、２つの刺
激パルスがパルス発生器１６によつて与えられた
後にパルスカウンタ１１８を自動的にリセツトさ
せる。このような状態は、外部信号が復調器によ
つて検知されDATA（データ）パルスとして印加
された時に発生する。 上述したように、アクセス符号検査論理１１４
は、第24番目のデータビツトがパルス発生器１６
へ与えられた後に、通常は信号がラツチ１１４Ｄ
のＱ出力から与えられるようにする。第24番目の
データビツトは第25番目のDATA（データ）信号
パルスの立上り端によつて限定されるということ
も想起すべきである。しかし、ヘツド１４をパル
ス発生器１６の上に置くと、回路４２に含まれる
RF復調器回路によつてパルスバーストと解釈さ
れる外部雑音が発生し、従つてパルス発生器１６
に印加されてパルスカウンタ１１８によつて計数
されるDATA（データ）信号に追加のパルスが含
まれる可能性がある。いずれにしても、アクセス
符号が見出された場合には、それは、24ビツトが
印加されたことを意味し、パルスカウンタ１１８
を24のカウントにリセツトすることが望ましい。 24にリセツトする論理１０６は、パルスカウン
タ１１８を24の計数にリセツトするために具えら
れており、ラツチ１０６Ａ、ナンドゲート１０６
Ｂおよびインバータ１０６Ｃを具えている。ラツ
チ１０６Ａは、そのデータ入力へ結合されている
正電圧＋Ｖ源、およびそのクロツク入力へ結合さ
れているラツチ１１４Ｄからの出力を有する。ラ
ツチ１０６Ａからの出力は、ナンドゲート１０
６Ｂの１入力へ結合されており、他方の入力はイ
ンバータ１０６Ｃの出力である。通常は論理
“０”である信号がリセツト論理１２６からイン
バータ１０６Ｃへ印加され、従つてインバータ１
０６Ｃの出力は論理“１”信号であつて、ナンド
ゲート１０６Ｂを使用可能な状態に維持する。更
に、ラツチ１０６Ａは、インバータ１０２Ｄの出
力へ結合されているリセツト入力をもつているの
で、DATA（データ）信号パルスがパルス発生器
１６へ印加される度毎にラツチ１０６Ａはリセツ
トされる。 アクセス符号検査論理１１４がアクセス符号を
検知しラツチ１１４ＤのＱ出力が論理“１”にな
ると、ラツチ１０６Ａはセツト状態へクロツクさ
れる。次に、ラツチ１０６Ａからの論理“０”の
Ｑ出力は、ナンドゲート１０６Ｂの出力が論理
“１”となるようにさせる。ナンドゲート１０６
Ｂの出力はパルスカウンタ１１８のラツチ１１８
Ａ，１１８Ｂおよび１１８Ｃのリセツト入力へ印
加され、ラツチ１０６ＡのＱ出力はラツチ１１８
Ｄのセツト入力へ印加される。従つて、ラツチ１
０６Ａがセツトされてナンドゲート１０６Ｂの出
力が論理“１”になると、ラツチ１１８Ａ，１１
８Ｂ、および１１８Ｃはリセツトとなり、ラツチ
１１８Ｄはセツトとなり、パルスカウンタ１１８
は、強制的に24の計数にセツトされる。 アクセス符号がアクセス符号検査論理１１４に
よつて復号され、ノアゲート１１２Ａおよび１１
２Ｂが、13段シフトレジスタ１１６に対しそれ以
上のクロツクパルスの通過を不能にした後、
DATA（データ）信号の残りの部分は８ビツトパ
リテイ符号をあらわす。この符号はつぎには８段
シフトレジスタ１１０に記憶され、以前にそこに
記憶されていたアクセス符号はシフトアウトされ
て消失する。この期間中、パルスカウンタ１１８
は、８パリテイビツトの伝送中カウントの増分を
継続する。８パリテイビツトが伝送されてしまう
と、パルスカウンタ１１８はオーバーフローして
零のカウントに戻る。このことが発生した時に
は、ラツチ１１８Ｅからの出力は論理“０”値
から論理“１”値になり、それによりノアゲート
１１８Ｆの出力で論理“０”を出現させる。この
論理“０”はナンドゲート１１４Ｂおよび１１４
Ｃを通つて、論理“０”信号としてラツチ１１４
Ｄのデータ入力へ印加される。従つて、もしそれ
以上のDATA（データ）信号が伝送されると、論
理“０”はラツチ１１４Ｄにクロツクされて、そ
のＱ出力を論理“０”にする。しかし、通常の状
況では、このことは発生しないはずである。 パルスカウンタ１１８のラツチ１１８Ｅからの
Ｑ出力は、カウンタオーバーフローラツチ１０
４、具体的にはそこのラツチ１０４Ａのクロツク
入力へ印加される。ラツチ１０４Ａのデータ入力
は、＋Ｖボルトの電池４４の電圧に結合される。
パリテイ符号が伝送された後、パルスカウンタ１
１８がオーバーフローして計数が零になり、それ
によつてラツチ１１８Ｅからの信号が論理
“０”から論理“１”へ変ると、ラツチ１０４Ａ
はセツトとなり、その出力は論理“０”とな
る。ラツチ１０４Ａからの信号が印加され、誤
り検査論理１２２内のゲートが伝送された
DATA（データ）信号のパリテイを検査できるよ
うにする。 第６Ｃ図、特にパリテイ検査論理１２４を参照
すると、13の２入力排他的オアゲート１２４Ａ〜
１２４Ｍと１つの８入力ノアゲート１２４Ｎが具
えられている。パリテイ検査論理１２４は、８段
シフトレジスタ１１０の各段からのＱ出力と、13
段シフトレジスタ１１６の各段のＱ出力に応答す
る。具体的に云うと、排他的オアゲート１２４Ａ
はラツチ１１６Ｆおよび１１０ＦからのＱ出力信
号に応答し、排他的オアゲート１２４Ｂはラツチ
１１６Ｇおよび１１０ＧからのＱ出力信号に応答
し、排他的オアゲート１２４Ｃはラツチ１１６Ｈ
および１１０ＨからのＱ出力信号に応答し、排他
的オアゲート１２４Ｄはラツチ１１６Ａおよび１
１６ＩからのＱ出力信号に応答し、排他的オアゲ
ート１２４Ｅはラツチ１１６Ｂおよび１１６Ｊか
らのＱ出力信号に応答し、排他的オアゲート１２
４Ｆはラツチ１１６Ｃおよび１１６ＫからのＱ出
力信号に応答し、排他的オアゲートＧはラツチ１
１６Ｄおよび１１６ＬからのＱ出力信号に応答
し、排他的オアゲートＨはラツチ１１６Ｅおよび
１１６ＭからのＱ出力信号に応答する。更に、排
他的オアゲート１２４Ｉは排他的オアゲート１２
４Ｄからの出力信号およびラツチ１１０ＡのＱ出
力に応答し、排他的オアゲート１２４Ｊは排他的
オアゲート１２４Ｅからの出力信号とラツチ１１
０ＢからのＱ出力に応答し、排他的オアゲート１
２４Ｋは排他的オアゲート１２４Ｆからの出力信
号とラツチ１１０ＣからのＱ出力に応答し、排他
的オアゲート１２４Ｌは排他的オアゲート１２４
Ｇからの出力信号とラツチ１１０ＤからのＱ出力
に応答し、排他的オアゲート１２４Ｍは排他的オ
アゲート１２４Ｈからの出力信号とラツチ１１０
ＥからのＱ出力に応答する。排他的オアゲート１
２４Ａ，１２４Ｂ，１２４Ｃ，１２４Ｉ，１２４
Ｊ，１２４Ｋ，１２４Ｌおよび１２４Ｍの各々か
らの出力信号はノアゲート１２４Ｎへの入力とし
て印加され、その出力は第６Ａ図に示す誤り検査
論理１２２におけるナンドゲート１２２Ａへの１
入力として印加される。８段シフトレジスタ１１
０へ印加されそこに記憶されるパリテイ符号は、
13段シフトレジスタ１１６に記憶されたデータが
排他的オアゲート１２４Ａ〜１２４Ｍによつて比
較された時にノアゲート１２４Ｎの出力が論理
“１”となるように計算されている。 再び第６Ａ図、特に誤り検査論理１２２を参照
すると、ナンドゲート１２２Ａ、インバータ１２
２Ｂ、ノアゲート１２２Ｃおよび１２２Ｄ、ラツ
チ１２２Ｅおよび１２２Ｆが具えられている。誤
り検査論理１２２におけるナンドゲート１２２Ａ
のもう一方の入力はラツチ１１４ＤのＱ出力に結
合されており、これはアクセス符号が検知された
とすると論理“１”になるはずである。もしパリ
テイもチエツクすると、ナンドゲート１２２Ａの
出力は論理“０”であり、これはインバータ１２
２Ｂを通つて印加されると論理“１”になる。イ
ンバータの１２２Ｂの出力はノアゲート１２２Ｃ
の１入力へ印加され、ナンドゲート１２２Ａの出
力はノアゲート１２２Ｄへの１入力へ印加され
る。ノアゲート１２２Ｃおよび１２２Ｄのもう一
方の入力はカウンタオーバーフローラツチ１０４
におけるラツチ１０４Ａの出力へ結合され、こ
れは前述したようにDATA（データ）信号パルス
の適当な数がパルスカウンタ１１８によつて計数
されていたとすると論理“０”信号になるはずで
ある。従つて、もしアクセス符号がアクセス符号
検査論理１１４によつて検知されると、パリテイ
は、パリテイ検査論理１２４によつて決定される
ように適当なものとなり、パルスカウンタ１１８
は少くとも32パルスを計数していたのであり、そ
れによつてカウンタオーバーフローラツチ１０４
Ａをセツトし、ついでノアゲート１２２Ｄからの
出力は論理“１”となる。１回又はそれ以上の検
査が機能しない場合には、ノアゲート１２２Ｃか
らの出力は論理“１”となり、このことは誤りが
発生したことを示す。 ノアゲート１２２Ｃからの出力は、ラツチ１２
２Ｅのデータ入力へ印加され、ノアゲート１２２
Ｄからの出力は、ラツチ１２２Ｆのデータ入力へ
印加される。ラツチ１２２Ｅと１２２Ｆの両方の
クロツク入力は、第６Ｋ図からの低速クロツク論
理１５４信号へ結合される。ラツチ１２２Ｅ又は
１２２Ｆのいずれか一方は、ノアゲート１２２Ｃ
又は１２２Ｄのうちのどちらかが論理“１”信号
をそのデータ入力へ印加するかに応じてセツトさ
れよう。もし、すべて検査が合致しているなら
ば、ラツチ１２２Ｆがセツトされ、それによつて
Ｑ出力が論理“１”となるようにし、出力が論
理“０になるようにする。これらの２出力はアク
セプト信号であつて、第６Ａ〜Ｎ図に示す回路の
残りの部分にDATA（データ）信号が受け入れら
れたことを示す。他方、もし１回又はそれ以上の
検査が機能しないならば、ラツチ１２２Ｅはセツ
トの状態となり、そこからの出力信号は論理
“０”になる。この信号は誤り検査論理１２２か
らの誤り信号であり、DATA（データ）信号の伝
送又は受け入れに誤りが発生したことを示す。 ラツチ１２２Ｅおよび１２２Ｆの各々からの
出力は、カウンタオーバーフローラツチ１０４の
ナンドゲート１０４Ｂへ入力として印加され、ナ
ンドゲート１０４Ｂの出力はラツテ１０４Ａのリ
セツトへ印加される。ラツチ１２２Ｅと１２２Ｆ
の両方がリセツトの状態でいる限り、ナンドゲー
ト１０４Ｂの出力は論理“０”である。しかし、
２つのラツチ１２２Ｅと１２２Ｆのうちの１つが
セツトされると、ナンドゲート１０４Ｂからの出
力は論理“１”となり、それによりカウンタオー
バーフローラツチ１０４Ａをリセツトする。する
と今度はこの結果として、ノアゲート１２２Ｃと
１２２Ｄの両方の出力が論理“０”となり、その
次の低速クロツク論理１５４信号パルスがラツチ
１２２Ｅと１２２Ｆのうちのセツトされた１つを
リセツトする。従つて、ラツチ１２２Ｅおよび１
２２Ｆからの誤り又は受け入れ信号はそれぞれ１
低速クロツクサイクルの持続時間をもつパルス信
号である。 誤り検査論理１２２が、DATA（データ）信号
の伝送又は検知において誤りが発生しないことを
決定する場合には、第６Ａ及び６Ｂ図に示す論理
の大部分をリセツトすることが望ましい。これは
ラツチ１２２Ｅからの出力をリセツト論理１２
６の１入力ナンドゲート１２６Ａへ与えることに
よつて達成される。ナンドゲート１２６Ａへの他
の２入力は、第６Ｍ図に示すリードスイツチ論理
１５９および第６Ｄ図に示すタイムアウト論理１
２０からの出力に結合される。リードスイツチ４
６が閉鎖されると、ナンドゲート１２６Ａへ印加
されたリードスイツチ論理１５９信号は論理
“１”となり、通常はタイムアウト論理１２０か
らの信号は論理“１”となる。従つて、ナンドゲ
ート１２６Ａからの出力は、インバータ１２６Ｂ
によつて反転されナンドゲート１２６Ｃへ１入力
として印加される論理“０”信号である。ナンド
ゲート１２６Ｃへのもう一方の入力は書込みラツ
チ１２８からの通常は論理“１”の信号であり、
これは書込みラツチ１２８がセツトされた後１低
速クロツク時間の間論理“０”となる。 リードスイツチ信号、タイムアウト論理１２０
信号、ラツチ１２２Ｅからの誤り信号、又は書込
み信号のうちの１つ又はそれ以上が論理“０”と
なると、ナンドゲート１２６Ｃの出力は論理
“１”となる。更に、リードスイツチ、タイムア
ウト論理１４０又はラツチ１２２Ｅからの誤り信
号のうちのどれか１つが論理“０”となると、論
理“１”信号がナンドゲート１２６Ａの出力から
与えられる。ナンドゲート１２６Ｃからの出力が
印加されると、パルスカウンタ１１８のラツチ１
１８Ｄおよび１１８Ｅをリセツトし、アクセス符
号ラツチ１１４Ｄをリセツトし、インバータ１０
６Ｃとナンドゲート１０６Ｂを通つてパルスカウ
ンタ１１８のラツチ１１８Ａ，１１８Ｂおよび１
１８Ｃをリセツトする。 誤り検査論理１２２はすべての検査が合致した
ことを見出す場合に、ラツチ１２２Ｆはセツトさ
れる。ラツチ１２２ＦからのＱ出力は書込みラツ
チ１２８Ａのデータ入力およびテストラツチ１３
０Ａのクロツク入力へ印加される。低速クロツク
信号は書込みラツチ１２８Ａのクロツク入力へ印
加され、13段シフトレジスタ１１６のラツチ１１
６ＭからのＱ出力はテストラツチ１３０Ａのデー
タ入力へ印加される。リセツト論理１２６のナン
ドゲート１２６Ａからの出力は、テストラツチ１
３０Ａのリセツト入力へ印加され、リードスイツ
チが開く度毎に、又はタイムアウト論理１２０が
ナンドゲート１２６Ａへ信号を与える度毎に、又
は誤りが見出されてラツチ１２２Ｅがセツトされ
る度毎にそれをリセツトする。 書込みラツチ１２８Ａは、〔DATA（データ）
信号の受け入れをあらわす〕ラツチ１２２Ｆのセ
ツテイング後に最初の低速クロツクパルスが発生
するとセツトされる。書込みラツチ１２８Ａがセ
ツトされると、出力は論理“０”となり、リセ
ツト論理１２６のナンドゲート１２６Ｃを通つて
印加され、パルスカウンタ１１８とラツチ１１４
Ｄをリセツトする。論理“１”となる書込みラツ
チ１２８ＡからのＱ出力は、第６Ｃ図に示す禁止
論理１３４へ印加される。 テストラツチ１３０Ａはラツチ１２２Ｆからの
論理“１”信号が発生するとクロツクされ、13段
シフトレジスタ１１６のラツチ１１６Ｍに記憶さ
れたデータ値が論理“１”であるとセツトされ、
一時的プログラミング状態が発生することをあら
わす。テストラツチ１３０ＡからのＱ出力は、１
入力としてメモリストローブノアゲート１３６Ａ
へ印加される。ノアゲート１３６Ａへのもう一方
の入力は、書込みラツチ１２８Ａからの出力で
ある。書込みラツチ１２８Ａがセツトされテスト
ラツチ１３０Ａがセツトされていない場合にの
み、即ちDATA（データ）信号が受けとられてい
てテストビツトの復号が氷久的プログラミング変
更が発生することを示す場合にのみ、ノアゲート
１３６Ａの出力は論理“１”となる。メモリスト
ローブゲート１３６Ａの出力は第６Ｆ図のパラメ
ータデコード論理１３８へ印加されて、そこから
氷久的パラメータ信号が与えられるようにする。
更に、テストラツチ１３０ＡからのＱ出力もパラ
メータデコード論理１３８へ印加され、テストラ
ツチ１３０ＡからのＱ出力が論理“１”の場合に
は、パラメータデコード１３８は一時的パラメー
タ信号を与える。どのパラメータ信号が与えられ
るかは、13段シフトレジスタ１１６のラツチ１１
６Ｉ，１１６Ｊ，１１６Ｋおよび１１６Ｌに記憶
されているデータによつて決定される。 第６Ｄ図を参照すると、一時的メモリ１３２が
示されており、それは12の段階１３２−１〜１３
２−１２を具えており、各段は同一のものであ
る。便宜上、第１段１３２−１についてのみ説明
することにする。他のすべての段階およびその構
成部品は第１段１３２−１と同一であり、また同
じように動作する点を理解すべきである。一時的
メモリ１３２の第１段は伝達ゲート１３２Ａ、イ
ンバータ１３２Ｂ，１３２Ｃおよび１３２Ｄ、お
よび伝送ゲート１３２Ｅを具えている。ここに用
いられている伝送ゲートは、その使用可能入力へ
印加された論理“１”信号によつて使用可能とな
り、そのデータ入力へ印加された信号がその出力
で与えられるようなゲートである。概略的に伝送
ゲートは正方形で示されており、その入力側にデ
ータ入力を受けとり、出力側は出力を与え、上側
又は下側は使用可能入力を受けとる。 伝送ゲート１３２Ａは13段シフトレジスタ１１
６のラツチ１１６ＡのＱ出力からの信号をそのデ
ータ入力へ与えている。ゲート１３２Ａに対応す
る残りの伝送ゲートの各々は、対応するラツチ１
１６Ｂ〜１１６Ｌからの出力のうちの１つに応答
する。13段シフトレジスタ１１６のラツチ１１６
ＭからのＱ出力信号は一時的メモリ１３２へ印加
されない点に注意すべきである。伝送ゲート１３
２Ａからの出力はインバータ１３２Ｂの入力へ印
加され、その出力はインバータ１３２Ｃおよび１
３２Ｄの入力へ印加される。インバータ１３２Ｃ
の出力は伝送ゲート１３２Ｅの入力へ印加され、
その出力は伝送ゲート１３２Ａの出力とインバー
タ１３２Ｂの入力との間の接続部へ再び印加され
る。伝送ゲート１３２Ａはラツチ１２２ＦのＱ出
力からの論理“１”アクセプト信号によつて使用
可能となり、伝送ゲート１３２Ｅはラツチ１２２
Ｆの出力からの論理“１”信号によつて使用可
能となる。一時的メモリ１３２の段階１３２−１
からの出力はインバータ１３２Ｄの出力からとら
れる。段階１３２−２〜１３２−１２において、
出力はインバータ１３２Ｄに対応するインバータ
からの各段階からとられる。更に、一時的メモリ
１３２の最後の４段階１３２−９〜１３２−１２
において、第２の出力はインバータ１３２Ｂに対
応するインバータの出力から取出される。 一時的メモリ１３２の各段は下記のように動作
する。インバータ１３２Ｂおよび１３２Ｃ、およ
び通常は使用可能となつている伝送ゲート１３２
Ｄがメモリ回路を形成し、その回路ではインバー
タ１３２Ｂに印加された信号は２回反転され、伝
送ゲート１３２Ｅの出力において印加され、そこ
でフイードバツクされてインバータ１３２Ｂの入
力において同一の信号を維持する。この状態は、
リセツトされているラツチ１２２Ｆによつて伝送
ゲート１３２Ｅが使用可能となつている限り続
く。DATA（データ）信号を受けとつた結果とし
てラツチ１２２Ｆがセツトの状態になると、その
Ｑ出力は低速クロツク信号間の時間中論理“１”
となり、伝送ゲート１３２Ａは使用可能となり、
伝送ゲート１３２Ｅは使用禁止となる。この１パ
ルス時間の間に、13段シフトレジスタ１１６にお
けるラツチ１１６Ａの出力で与えられた信号は伝
送ゲート１３２Ａを通つて印加され、インバータ
１３２Ｂによつて反転させられ、インバータ１３
２Ｃによつて再び反転させられる。低速クロツク
信号パルスの期間の後に、ラツチ１２２Ｆが再び
リセツトの状態になると、伝送ゲート１３２Ａは
再び使用禁止となり、伝送ゲート１３２Ｅは再び
使用可能となり、それによりインバータ１３２Ｃ
の出力における信号は１３２Ｂの入力へフイード
バツクされ、インバータ１３２Ｂ，１３２Ｃおよ
び伝送ゲート１３２Ｅで構成されるメモリ回路に
記憶される。この方法により、13段シフトレジス
タ１１６に記憶されたデータは、新しいプログラ
ミング信号が受けとられてラツチ１２２Ｆがセツ
トされる度毎に一時的メモリへ伝送される。伝送
ゲート１３２Ａおよび１３２Ｅに対応する伝送ゲ
ートは、ラツチ１２２Ｆからの同一信号によつて
可能とされ、かつ使用禁とされるので、13段レジ
スタ１１６内の一時的メモリ１３２の12データビ
ツトによる記憶は同時に発生する。更に、一時的
メモリ１３２の各段の出力は、インバータ１３２
Ｂと１３２Ｃの間で取出されるので、信号をイン
バータ１３２Ｂによつて再反転させて、インバー
タ１３２Ｄから与えられる信号を伝送ゲート１３
２Ａを介して与えられる信号と同一にする必要が
ある。パラメータ符号と関連のあるデータビツト
を記憶する一時的メモリ１３２の最後の４段１３
２−９〜１３２−１２の場合には、追加の出力が
インバータ１３２Ｂと１３２Ｃの接続部から直接
に取出される。最後の４段１３２−９〜１３２−
１２において、インバータゲート１３２Ｄに対応
するインバータゲートからの信号は、“１”出力
とラベルされ、インバータ１３２Ｂと１３２Ｃの
間の接続部に対応する接続部からの信号は“０”
出力とラベルされる。 第６Ｃ図の禁止論理１３４、タイムアウト論理
１２０および禁止データデコード１４２を参照す
ると、禁止データデコード１４２は一時的メモリ
１３２の最初の８段階の各々に結合した入力をも
つ８入力ナンドゲート１４２Ａを具えている。こ
れらの段階は、パルス発生器１１６へ伝送された
プログラミング語のデータ部分を記憶する。符号
のデータ部分がすべて論理“１”か、又は８進数
“377”である場合にはナンドゲート１４２Ａから
の出力は論理“０”であり、その他の場合には論
理“１”である。 阻止論理１３４はナンドゲート１３４Ａ、ノア
ゲート１３４Ｂ、ラツチ１３４Ｃを具えている。
ナンドゲート１３４Ａへの１入力は、第６Ｆ図に
示すパラメータデコード回路１３８からの禁止パ
ラメータ信号から与えられ、ナンドゲート１３４
Ａへの第２の入力はテストラツチ１３０ＡのＱ出
力から与えられる。ナンドゲート１３４Ａからの
出力はノアゲート１３４Ｂへの１入力として与え
られ、そのもう一方の入力は、禁止データデコー
ドナンドゲート１４２Ａの出力から与えられる。
ノアゲート１３４Ｂの出力はラツチ１３４Ｃのデ
ータ入力へ結合される。ラツチ１３４Ｃのクロツ
ク入力は書込みラツチ１２８ＡのＱ出力へ結合さ
れる。ラツチ１３４Ｃのリセツト入力はリセツト
論理１２６におけるナンドゲート１２６Ａの出力
へ結合され、ラツチ１３４Ｃはリードスイツチが
閉じるか、又は信号はタイムアウト論理１２０か
ら与えられるか、又は誤りは受信したDATA（デ
ータ）信号において感知されラツチ１２２Ｅがセ
ツトされる度毎にリセツトされる。 タイムアウト論理１２０はナンドゲート１２０
Ａ，１２０Ｂおよび１２０Ｃを具えており、その
各ゲートは２入力、１出力、ラツチ１２０Ｄおよ
び１２０Ｅをもつ。ラツチ１３４Ｃからの出力
はナンドゲート１２０Ａの１入力として印加さ
れ、パルスカウンタ１１８からのノアゲート１１
８Ｇの出力はナンドゲート１２０Ａのもう一方の
入力へ印加される。ラツチ１３４からのＱ出力は
ナンドゲート１２０Ｂの１入力へ印加され、ラツ
チ１２８ＡのＱ出力からのアクセプト信号はナン
ドゲート１２０Ｂのもう一方の入力へ印加され
る。ナンドゲート１２０Ａおよび１２０Ｂからの
出力はナンドゲート１２０Ｃへの２入力として結
合され、その出力はラツチ１２０Ｄおよび１２０
Ｅの各々のリセツト入力へ結合される。ラツチ１
２０Ｄと１２０Ｅは、２段カウンタとして結合さ
れる。即ち、各ラツチの出力はそのデータ入力
へ結合され、ラツチ１２０Ｄの出力は更にラツ
チ１２０Ｅのクロツク入力として結合される。ラ
ツチ１２０Ｄのクロツク入力は、再充電パルスが
デジタル回路４０からアナログ回路へ与えられる
度毎に論理“１”パルス信号となる再充電論理１
６４信号である。ラツチ１２０Ｅからの出力は
更にナンドゲート１２６Ａへタイムアウト信号と
して印加され、２つのパルス幅論理１８６信号が
発生する前にラツチ１２０Ｄと１２０Ｅがリセツ
トされていない時にはリセツト信号を与える。 正常な動作では、禁止論理ラツチ１３４Ｃはリ
セツトされ、パルスカウンタ１１８の計数は零と
なり、従つてノアゲート１１８Ｇの出力は論理
“０”である。従つて、ラツチ１２０Ｄと１２０
Ｅで構成されるタイムアウト論理カウンタは、ナ
ンドゲート１２０Ｃの出力に現われる論理“１”
信号によつてリセツトの状態に保たれる。しか
し、２つの場合には、ラツチ１２０Ｄと１２０Ｅ
のリセツト入力から論理“１”をとり除くことが
できる。その２つの場合のうち第１は禁止論理１
３４が禁止プログラミング信号を正しく復号して
いた場合であり、第２の場合は、パルスカウンタ
１１８がリセツトされていない場合である。 禁止プログラミング状態についてふれると、禁
止の特徴は、一時的モードにおいてのみプログラ
ムすることができ、８進数“377”又はすべてが
論理“１”のビツトであるプログラミング語のデ
ータ部分によつて達成されねばならないというこ
とを上記の第１表から想起すべきである。プログ
ラミング語の“377”データ部分は、第６図Ｅに
示す禁止データデコード論理１４２によつて復号
され、論理“０”ビツトはナンドゲート１４２Ａ
からノアゲート１３４Ｂの１入力へ与えられる。
パラメータデコード１３８によつて復号された禁
止パラメータは論理“１”としてナンドゲート１
３４Ｂへ与えられる。禁止の特徴は一時的モード
でなければならないので、テストラツチ１３０Ａ
はセツトされ、そこからナンドゲート１３４Ａへ
与えられるＱ出力は論理“１”となる。また、パ
ラメータデコード論理１３８からの禁止パラメー
タ信号は、禁止特徴プログラムされると必ず論理
“１”となる。従つて、論理“０”と一緒にゲー
ト１４２Ａから与えられる、論理“０”となるべ
きナンドゲート１３４Ａの出力は、ノアゲート１
３４Ｂの出力を論理“１”にさせる。書込みラツ
チ１２８Ａが次に発生する低速クロツクパルスに
よつてセツトされると、それはラツチ１３４Ｃを
セツトして、そのデータ入力においてその時印加
された論理“１”信号をあらわし、それによつて
Ｑ出力を論理“１”とし、出力を論理“０”と
する。ラツチ１３４Ｃからの論理“０”出力は
第６Ｋ図に示す出力回路１７８へ印加されて、パ
ルス発生器１６によつて与えられる心臓刺激パル
スを発生するアナログ回路４２へ与えられる出力
信号の供給を禁止する。 ラツチ１３４Ｃの出力が論理“０”になる
と、ナンドゲート１２０Ａからの出力は論理
“１”となる。ラツチ１３４ＣのＱ出力が論理
“１”となり、書込みラツチ１２８Ａが次の低速
クロツク論理１５４パルスによつてリセツトされ
ると、ナンドゲート１２０Ｂの出力は論理“１”
となる。従つて、ナンドゲート１２０Ｃの出力は
論理“０”となり、ラツチ１２０Ｄと１２０Ｅの
リセツト状態をとり除き、タイムアウトカウンタ
が２つの再充電論理１６４パルス信号を計数でき
るようにする。第２の再充電論理１６４信号が計
数された後に、ラツチ１２０Ｅの出力は論理
“０”となり、これがナンドゲート１２６Ａに印
加されると、リセツト論理１２６からリセツト信
号を出させる。他のこととともに、ナンドゲート
１２６Ａからの出力はラツチ１３４Ｃをリセツト
し、順次に、これが出力回路１７８に対する禁止
を除去し、ナンドゲート１２０Ｃの出力を論理
“１”とし、それによつてラツチ１２０Ｄと１２
０Ｅにリセツト信号を与える。 しかし、タイムアウト論理１２０のタイムラツ
チ１２０Ｅが第２のパルス幅論理１８６パルスに
よつてセツトされる前に第２の禁止プログラミン
グ信号がプログラマ１２によつて与えられると、
書込みラツチ１２８Ａがセツトされ、それによつ
て論理“１”信号がナンドゲート１２０Ｂへ与え
られ、すると今度はその結果論理“０”信号がナ
ンドゲート１２０Ｃへ与えられる。この結果ナン
ドゲート１２０Ｃの出力で論理“１”信号が与え
られラツチ１２０Ｄと１２０Ｅをリセツトするの
で、新しい２パルス期間が始まり、禁止状態が残
る。さもないと禁止はラツチ１２０Ｅがセツトさ
れると自動的に終了する。禁止プログラミング信
号の連続的印加をやりやすくするために、プログ
ラマ１２には機能キー２６が具えられており、禁
止パラメータをプログラムする場合には必ずこの
鍵を押さなければならない。この鍵を押しておく
と禁止プログラミング信号が連続的にパルス発生
器１６へ伝送され、それによつてタイムアウト論
理１２０のカウンタがタイムアウトになるのを防
止し、リセツト信号が印加される。禁止された状
態をとり除くには、新しいプログラミング信号を
送るか、又は機能キーを解放し、タイムアウト論
理１２０のカウンタがタイムアウトになるのを許
さねばならない。 リセツト信号がラツチ１２０Ｄと１２０Ｅから
除去される第２の状態は、パルスカウンタ１１８
が非零カウントとなつた場合に発生する。この状
態は通常はDATA（データ）プログラミング信号
の受信の期間中に発生し、この期間は２つの再充
電論理１６４パルスのタイムアウト期間よりはる
かに短い期間続く。しかし、筋肉アーテイフアク
ト又は何らかの電気的雑音が、プログラミングパ
ルスのRF復調器又はデータ信号パルスの供給に
より検出を発生するが可能である。もしこのよう
なことが発生すると、パルスカウンタ１１８の計
数は非零カウントに増える。この結果ノアゲート
１１８Ｇは論理“０”信号をナンドゲート１２０
Ａへ与え、最後にはナンドゲート１２０Ｃの出力
は論理“０”となり、ラツチ１２０Ｄと１２０Ｅ
からリセツトの状態を除去する。２つの再充電論
理１６４パルスの後に、ラツチ１２０Ｅはセツト
され、それによりゲート１２６Ｃからのリセツト
信号がパルスカウンタ１１８を零カウントにリセ
ツトする。 第６Ｆ図を参照すると、パラメータデコード論
理１３８は11のノアゲート１３８Ａ，１３８Ｂ，
１３８Ｃ，１３８Ｄ，１３８Ｅ，１３８Ｆ，１３
８Ｇ，１３８Ｈ，１３８Ｉ，１３８Ｊおよび１３
８Ｋを具えている。ノアゲート１３８Ａ〜１３８
Ｋの各々は一時的メモリ１３２の最後の４段の
各々からの２入力のうちの１入力に結合されてお
り、パルス発振器１６のためにプログラムできる
11のパラメータのうちの特定の１つを復号するの
に用いられる。通常はノアゲート１３８Ａ〜１３
８Ｋの各々の出力は論理“０”である。しかし、
ノアゲート１３８Ａ〜１３８Ｋのうちの１つに印
加されたすべての信号が論理“０”であると、出
力は論理“１”となり、その１つのノアゲートと
関連のあるパラメータは変更されたことを意味す
る。 段１３２−９〜１３２−１２の各々からの
“１”出力はノアゲート１３８Ａへ印加され、こ
のゲートはすべての“０”ビツトが一時的メモリ
１３２の段１３２−９〜１３２−１２に記憶され
ると禁止パラメータを復号する。段１３２−９〜
１３２−１２の各々からの“０”出力はノアゲー
ト１３８Ｂへ印加され、このゲートはすべての
“１”ビツトが段１３２−９〜１３２−１２の
各々に記憶されると出力パラメータを復号する。
段１３２−９〜１３２−１０からの“１”出力お
よび段１３２−１１〜１３２−１２からの“０”
出力は、ヒステリシスパラメータを復号するノア
ゲート１３８Ｃへ印加される。段１３２−９，１
３２−１０，１３２−１２からの“０”出力およ
び段１３２−１１からの“１”出力は、感度パラ
メータを復号するノアゲート１３８Ｄへ印加され
る。段１３２−９，１３２−１０，１３２−１１
からの“１”出力および段１３２−１２からの
“０”出力はすべて、不応パラメータを復号する
ノアゲート１３８Ｅへ印加される。段１３２−
９，１３２−１１，１３２−１２からの“０”出
力および段１３２−１０からの“１”出力は、Ｒ
同期パラメータを復号するノアゲート１３８Ｆへ
印加される。段１３２−９，１３２−１２からの
“０”出力および段１３２−１０，１３２−１１
からの“１”出力は、レートパラメータを復号す
るノアゲート１３８Ｇへ印加される。段１３２−
９，１３２−１１からの“１”出力および段１３
２−１０，１３２−１２からの“０”出力は、パ
ルス幅パラメータを復号するノアゲート１３８Ｈ
へ印加される。段１３２−９からの“１”出力お
よび段１３２−１０，１３２−１１，１３２−１
２からの“０”出力は、高レートパラメータを復
号するノアゲート１３８Ｉへ印加される。段１３
２−９からの“０”出力および段１３２−１０，
１３２−１１，１３２−１２からの“１”出力
は、自動限界（閾値）パラメータを復号するノア
ゲート１３８Ｊへ印加される。最後に段１３２−
９，１３２−１１，１３２−１２からの“１”出
力および段１３２−１０からの“０”出力は、デ
マンドパラメータを復号するノアゲート１３２Ｋ
へ印加される。 パラメータデコード論理１３８は、また17個の
２入力ナンドゲート１３８Ｌ，１３８Ｍ，１３８
Ｎ，１３８Ｏ，１３８Ｐ，１３８Ｑ，１３８Ｒ，
１３８Ｓ，１３８Ｔ，１３８Ｕ，１３８Ｖ，１３
８Ｗ，１３８Ｘ，１３８Ｙ，１３８Ｚ、１３８
AAおよび１３８BBを具えている。ナンドゲー
ト１３８Ｌ〜１３８Ｓの各々の入力の１つはメモ
リストローブゲート１３６Ａの出力に結合され、
ナンドゲート１３８Ｔ〜１３８BBの各々の入力
の１つはテストラツチ１３０のＱ出力に結合され
る。パルスがメモリストローブゲート１３６Ａの
出力において現われると、パルス発生器１６へ印
加されたプログラミング信号は永久的プログラミ
ング変更が発生することをあらわしていることを
想起すべきである。他方、テストラツチ１３０Ａ
がセツトされると、パルス発生器１６へ印加され
たプログラミング信号は一時的プログラム変更を
あらわしている。従つて、氷久的プログラミング
変更が発生する時にのみ、信号がナンドゲート１
３８Ｌ〜１３８Ｓのうちの１つの出力において現
われ、ナンドゲート１３８Ｔ〜１３８BBのうち
の１つの出力において信号が現われるのは、一時
的変更が禁止パラメータである場合は除いて一時
的プログラミング変更が発生する場合のみであ
り、一時的変更が禁止パラメータである場合には
禁止デコードゲート１３８Ａからの出力は上述し
たように禁止論理１３４へ直接に与えられる。 ノアゲート１３８Ｂからの出力パラメータ信号
はナンドゲート１３８Ｍおよび１３８Ｚのもう一
方の入力へ与えられ、ノアゲート１３８Ｃからの
ヒステリシスパラメータ信号はナンドゲート１３
８Ｓへ与えられ、ノアゲート１３８Ｄからの感度
パラメータ信号はナンドゲート１３８Ｒおよび１
３８Ｕへ与えられ、ノアゲート１３８Ｅからの不
応パラメータ信号はナンドゲート１３８Ｑおよび
１３８Ｖへ与えられ、ノアゲート１３８Ｆからの
Ｒ同期パラメータ信号はナンドゲート１３８Ｐお
よび１３８Ｗに与えられ、ノアゲート１３８Ｇか
らのレートパラメータ信号はナンドゲート１３８
Ｏおよび１３８Ｘへ与えられ、ノアゲート１３８
Ｈからのパルス幅パラメータ信号はナンドゲート
１３８Ｎおよび１３８Ｙへ与えられ、ノアゲート
１３８Ｉからの高レートパラメータ信号はナンド
ゲート１３８Ｔへ与えられ、ノアゲート１３８Ｊ
からの自動限界（閾値）パラメータ信号はナンド
ゲート１３８AAへ与えられ、ノアゲート１３８
Ｋからのデマンドパラメータ信号はナンドゲート
１３８Ｌおよび１３８BBへ与えられる。更に、
ノアゲート１３８Ｋからのデマントパラメータは
インバータ１３８CCを通つて印加されて
DEMANDパラメータ信号になる。 第６Ｅ，ＧおよびＨ図を参照すると、永久的メ
モリ１４０が示されている。便宜上、永久的メモ
リ１４０は、そのメモリのその部分の特定の機能
を示すブロツクに分けてある。いずれもが２段で
あり、第６Ｅ図に示されているような感度メモリ
および不応メモリの両者については、各素子を詳
細に示してある。メモリ１４０の２段ヒステリシ
ス部分、メモリ１４０の１段出力部分、メモリ１
４０の１段Ｒ同期部分は第６Ｇ図にブロツク形式
で、ブロツクへの入力線と出力線とともに示して
あり、これらのメモリの部分は、第６Ｅ図に示す
のと同一であり、但しヒステリシスメモリ１４０
だけは例外で、このメモリは下記に述べるように
一部の構成部品を含まないことが理解される。更
に、メモリ１４０のパルス幅部分の６段およびメ
モリ１４０のレート部分の８段が第６Ｈ図にブロ
ツク形式で示してあり、各々は第６Ｅ図に示して
あるのと同一構成段を有する。 さて、第６Ｅ図に示すメモリ１４０の２段不応
部分について特に言及することにする。簡単にす
るために、１段だけを説明するが、第２段は、各
特定の項目について他の所で述べてある点を除く
と、構造、動作ともに第１段と同一である。不応
メモリ１４０の第１段は、インバータ１４０Ａ，
１４０Ｂおよび伝送ゲート１４０Ｃで構成される
メモリループを具えている。インバータ１４０Ａ
の出力はインバータ１４０Ｂの入力として結合さ
れ、インバータ１４０Ｂの出力は伝送ゲート１４
０Ｃの入力へ結合され、そのゲートの出力は戻つ
てインバータ１４０Ａの入力に結合される。伝送
ゲート１４０Ｃは、永久的不応プログラミング変
更がプログラムされない限り通常は論理“１”信
号を与えるパラメータデコード論理１３８のゲー
ト１３８Ｑから与えられる論理“１”信号によつ
て使用可能となる。そのような永久的不応変更が
プログラムされると、ゲート１３８Ｑからの出力
は論理“０”になる。そのような場合には、伝送
ゲート１４０Ｃはゲート１３８Ｑからの論理
“０”信号によつて閉鎖され、その信号はインバ
ータ１４０Ｅによつて反転されて使用可能になつ
た伝送ゲート１４０Ｄへ印加される。一時的メモ
リ１３２の段１３２−１からの出力は伝送ゲート
１４０Ｄの入力へ印加され、１パルス時間の間伝
送ゲート１４０Ｄは使用可能となり、段１３２−
１からの新しいビツトがメモリ１４０の不応部分
の第１段へ印加されそこに記憶される。 メモリ１４０の不応部分の第１段からの出力は
インバータ１４０Ａの出力から取出され、第２の
インバータ１４０Ｈおよび通常は使用可能な伝送
ゲート１４０Ｇを通つて、その段からの出力へ印
加される。メモリ１４０の不応部分の場合には、
その出力は、第６Ｎ図の不応論理１６８へ印加さ
れる不応１信号である。メモリ部分の残りの部分
の場合には、出力は第６図のその他の部分に示さ
れている回路の各種部分に印加される。 伝送ゲート１４０Ｇは、一時的感度プログラミ
ング変更が発生しなければ論理“１”信号を与え
るパラメータデコード論理１３８のナンドゲート
１３８Ｖからその使用可能入力へ印加される論理
“１”信号によつて使用可能になり、その場合、
ゲート１３８Ｖからの出力は一時的プログラミン
グ変更が存在する限りその間は論理“０”であ
る。 一時的プログラミングの状態が発生すると、ゲ
ート１３８Ｖからの論理“０”信号は、伝送ゲー
ト１４０Ｇを使用禁止にし、インバータ１４０Ｉ
によつて反転された後、伝送ゲート１４０Ｆを使
用可能にする。一時的メモリの段１３２−１から
の出力は、また伝送ゲート１４０Ｆの入力に印加
され、そのゲートは使用可能になつた後、メモリ
１４０の不応部分の出力段へ信号を与える。 メモリ１４０の不応部分の第２段は、第１段と
同一であるが、但しゲート１４０Ｄと１４０Ｆに
対応する伝送ゲートへの入力は、一時的メモリ１
３２の第２段１３２−２から印加され、出力信号
は不応２信号である。インバータ１４０Ｉの出力
もメモリ１４０の不応部分の出力として印加さ
れ、デマンド論理１９０へ印加される一時的不応
信号である。 メモリ１４０の感度部分も第６Ｅ図に示されて
おり、不応部分と同一であるが、但しパラメータ
デコード１３８からそこへ与えられるパラメータ
信号は永久的パラメータ変更に対してはゲート１
３８Ｒから与えられ、一時的パラメータ変更に対
してはゲート１３８Ｕから与えられる。更に、メ
モリ１４０の感度部分は、ゲート１４０Ｆと１４
０Ｇに対応する伝送ゲートの接続部で第１段と接
続しているそのデータ入力、およびメモリ１４０
の感度部分の第２段の出力に接続しているその使
用可能入力とをもつ追加の伝送ゲート１４０Ｊを
具えている。伝送ゲート１４０Ｊの出力はメモリ
１４０の感度部分の出力に対するものである。伝
送ゲート１４０Ｊの目的は、第２段からの論理
“１”出力がある場合に、第１段からの出力をフ
ロート（float）させることである。 第６Ｇ図を参照すると、メモリ１４０のヒステ
リシス部分の２段は、不応部分と同一であるが、
但し伝送ゲート１４０Ｆ，１４０Ｇ又はインバー
タ１４０Ｈ又は１４０Ｉに対応する素子が存在し
ない。この理由は、メモリ１４０のヒステリシス
部分は、一時的モードでプログラムすることが不
可能であり、従つて伝送ゲート１４０Ｆ，１４０
Ｇおよびインバータ１４０Ｈ又はインバータ１４
０Ｉのような一時的プログラミング構成部分は必
要ないからである。更に、ゲート１３８Ｕのよう
な一時的パラメータからの入力もなく、一時的不
応出力に対応する出力もない。 メモリ１４０の出力部分およびＲ同期部分はそ
れぞれ１段であり、不応メモリ部分１４０につい
て述べた１段とほぼ同一であるが、但し一時的不
応信号に対応する出力部分から与えられる信号が
ない。メモリ１４０の出力部分およびＲ同期部分
への入力は、一時的メモリ１３２の段１３２−１
からのものであり、各信号は、パラメータデコー
ド論理１３８からの永久的および一時的パラメー
タ信号の両方に応答する。 第６Ｈ図、特にメモリ１４０のパルス幅部分お
よびレート部分を参照すると、メモリ１４０のパ
ルス幅部分は６段を具えており、その各段は第６
Ｅ図のメモリ１４０の不応部分について説明した
１段と同一である。６段の各々への入力は、一時
的メモリ１３２の第１〜第６段１３２−１〜１３
２−６からそれぞれ来るものであり、永久的パラ
メータ信号はパラメータデコード論理１３８Ｎの
ゲート１３８Ｎから与えられる。 メモリ１４０のパルス幅部分に対する一時的パ
ラメータ信号はインバータ１４０Ｋの出力から与
えられ、このインバータは２入力ナンドゲート１
４０Ｌの出力を反転させる。ナンドゲート１４０
Ｌへの２入力はナンドゲート１３８Ｙと１３８
AAから与えられ、これらのゲートは一時的パル
ス幅パラメータプログラム信号および自動限界パ
ラメータ信号に応答してそれぞれ信号を与える。
メモリ１４０の不応部分から与えられる一時的不
応信号に対応してメモリ１４０のパルス幅部分か
らは信号は与えられない点に注意すべきである。 メモリ１４０のレート部分は８段からなり、各
段は不応メモリ１４０の説明した第１段と同一で
あり、その各々は一時的メモリの最初の８段１３
２−１〜１３２−８のそれぞれの段に応答する。
永久的パラメータデコード線はパラメータデコー
ド論理１３８のナンドゲート１３８Ｏの出力に結
合されており、一時的パラメータ信号はインバー
タ１４０Ｍの出力から印加され、このインバータ
は２入力ナンドゲート１４０Ｎから印加される出
力を反転させる。ナンドゲート１４０Ｄへ印加さ
れる２入力はパラメータデコード論理１３８のナ
ンドゲート１３８Ｔと１３８Ｘの出力から与えら
れ、これはプログラムされる高レートパラメータ
と一時モードでプログラムされレートに応答して
それぞれ信号を与える。更に、メモリ１４０の不
応部分から与えられる一時的不応信号に対応して
メモリ１４０のレート部分からは信号は与えられ
ない。 再び第６図Ｇを参照して、限界（閾値）検査論
理１６０を説明する。限界検査論理１６０は、パ
ラメータデコード論理１３８のナンドゲート１３
８AAからそこへ与えられる自動限界パラメータ
信号を有し、２入力ナンドゲート１６０Ｂの１入
力へ通常は論理“０”の出力を与えるインバータ
１６０Ａを具えている。ナンドゲート１６０Ｂの
もう一方の入力は、第６Ａ図からの通常論理
“０”の書込みラツチ１２８信号に結合される。
ナンドゲート１６Ｂの通常論理“１”の出力信号
は第２のナンドゲート１６０Ｃの一方の入力に結
合され、そのもう一方の入力は第６図のリードス
イツチ論理１５９から与えられるリードスイツチ
ラツチ１５９ＡのＱ出力へ結合される。リードス
イツチラツチ１５９Ａ信号は、リードスイツチ４
６が閉であれば必ず論理“１”である。ナンドゲ
ート１６０Ｃの出力はラツチ１６０Ｄのリセツト
入力へ結合されて、その出力を論理“１”にす
る。ラツチ１６０Ｄの出力および論理“１”の
リードスイツチラツチ１５９Ａ信号はナンドゲー
ト１６０Ｅの２入力へ結合され、そのゲートの出
力はラツチ１６０Ｅと１６０Ｇのリセツト入力へ
結合される。ラツチ１６０Ｆはそのクロツク入力
へ結合されている再充電論理１６４のラツチ１６
４ＡからのＱ信号を有し、それ自身の信号はそ
のデータ入力へ結合される。ラツチ１６０Ｆから
の信号もラツチ１６０Ｇのクロツク信号へ結合
され、このラツチはそのデータ入力へ結合された
自身の信号を有する。ラツチ１６０Ｇからの
信号は、ラツチ１６０Ｄのクロツク入力へ結合さ
れる。更に、ラツチ１６０Ｄへのセツト入力は、
第６Ａ図のアクセス符号検査論理ラツチ１１４Ｄ
のＱ出力に結合される。 ラツチ１６０Ｆおよび１６０ＧからのＱ出力、
およびパルス幅論理１８６のラツチ１８６Ｄから
のＱ出力は、ナンドゲート１６０Ｈの３入力へ結
合され、そのゲートの出力は高速カウンタ１５２
に結合されて、プログラムされたパルス幅の75％
のパルス幅を有する１パルスを与える。最後に、
ラツチ１６０Ｆおよび１６０Ｇの出力はナンド
ゲート１６０Ｉの２入力へ結合され、そのゲート
の出力はレートデコード論理１７２に結合され
て、毎分100パルスのレートで３パルスが供給さ
れるようにする。 動作する場合、限界検査論理１６０は２つの状
態においてのみ動作する。即ち、その第１はリー
ドスイツチ４６が閉の状態であり、第２は自動限
界機能のプログラミングに応答する場合である。
リードスイツチ４６が閉になる時間に先だつて、
リードスイツチ論理ラツチ１５９Ａ信号が論理
“０”である場合には、ナンドゲート１６０Ｃと
１６０Ｅからの出力は論理“１”であり、これは
ラツチ１６０Ｄ，１６０Ｆ，１６０Ｇをリセツト
の状態に保つ。リードスイツチ４６が閉となり、
リードスイツチ論理ラツチ信号が論理“１”とな
ると、ナンドゲート１６０Ｃと１６０Ｅ両方の出
力は論理“０”となり、それによりラツチ１６０
Ｄ，１６０Ｅ，１６０Ｇからのリセツト信号を除
去する。再充電論理ラツチ１６４ＡのＱ出力から
の次の信号の立上り端が発生すると、ラツチ１６
０Ａはセツトされ、それによりナンドゲート１６
０Ｉの出力を論理“０”とし、毎秒100パルスの
より速いレート又はプログラムされたレートでパ
ルスが与えられるようにする。更に２つの再充電
論理ラツチ１６４Ａのパルスの後に、ラツチ１６
０Ｆ，１６０Ｇの両方がセツトされ、それにより
ナンドゲート１６０Ｈはパルス幅論理ラツチ１８
６ＤのＱ出力からそこに印加される次のパルス幅
論理信号の間に論理“０”パルスを与えることが
できる。この信号は、高速カウンタ１５２が75％
パルス幅パルスを許容するようにカウントするレ
ートを増大させる。その次の再充電論理ラツチ１
６４Ａ信号はラツチ１６０Ｆと１６０Ｇをリセツ
トの状態になるようにし、ラツチ１６０Ｄをセツ
トの状態になるようにする。ラツチ１６０Ｄから
のその時の論理“０”の信号はナンドゲート１
６０Ｅの出力で論理“１”信号を発生させ、これ
はラツチ１６０Ｆと１６０Ｇをリセツトの状態に
保つ。ラツチ１６０Ｆと１６０Ｇがリセツトされ
ると、ナンドゲート１６０Ｉは論理“１”信号を
与え、プログラムされたレートでパルスが与えら
れる。この状態はラツチ１６０Ｄがセツトされて
いる限り続く。 ラツチ１６０Ｄは、リードスイツチ４６が開く
か、又は自動限界機能がプログラムされた時にの
みリセツトできる。自動限界機能がプログラムさ
れると、書込みラツチ１２８Ａ信号は論理“１”
となり、同時にナンドゲート１３８AAからの自
動限界パラメータ信号は論理“０”となる。自動
限界パラメータ信号がインバータ１６０Ａによつ
て反転されると、ナンドゲート１６０Ｂの出力は
論理“０”となり、ナンドゲート１６０Ｃの出力
は論理“１”となつてラツチ１６０Ｄをセツト
し、ナンドゲート１６０Ｅの出力で論理“０”と
する。その後限界検査論理１６０は前節で述べた
ように動作する。もし何らかの理由で新しいプロ
グラミング信号が限界検査機能の完了前に受けと
られると、ラツチ１１４Ｄからのアクセスコード
検査信号がラツチ１６０Ｅをセツトとし、それに
よつて限界検査を終了させる。 第６Ｉ図を参照すると、高速カウンタ１５２が
示されており、このカウンタは９個のラツチ１５
２Ａ，１５２Ｂ，１５２Ｃ，１５２Ｄ，１５２
Ｅ，１５２Ｆ，１５２Ｇ，１５２Ｈおよび１５２
Ｉで構成されている。更に、高速カウンタ１５２
は３つの２入力ノアゲート１５２Ｊ，１５２Ｋお
よび１５２Ｌを具えている。ラツチ１５２Ａと１
５２Ｂへのクロツク入力は、クロツク論理１５８
の出力におけるクロツク信号へ結合される。残り
のラツチ１５２Ｃ〜１５２Ｉへのクロツク入力
は、それぞれその前の段１５２Ｂ〜１５２Ｈから
の出力に結合される。段１５２Ｃ〜１５２Ｉの
各々のデータ入力はその段の出力へ結合され
る。ラツチ１５２Ａへのデータ入力はノアゲート
１５２Ｋの出力から結合され、ラツチ１５２Ｂへ
のデータ入力はラツチ１５２Ａの出力から結合さ
れる。ラツチ１５２Ａ〜１５２Ｉの各々のリセツ
ト入力は一緒に低速クロツク論理１５４信号へ結
合される。 ノアゲート１５２Ｊは、ラツチ１５２Ａの出
力へ結合される１入力と、限界検査論理１６０の
ゲート１６０Ｈの出力から結合される第２の入力
を有する。ノアゲート１５２Ｊの出力は、ノアゲ
ート１５２Ｋの１入力へ結合され、そのもう一方
の入力はラツチ１５２ＢからのＱ出力である。ノ
アゲート１５２Ｌはラツチ１５２Ｃからの出力
へ結合される１入力と、リードスイツチ論理１５
９のインバータ１５９Ｂの出力へ結合される第２
の入力を有する。ノアゲート１５２Ｌの出力は、
データデコード論理１０８のラツチ１０８Ｂと１
０８Ｃのクロツク入力へ結合される。 動作する場合、高速カウンタ１５２は、限界検
査論理１６０のナンドゲート１６０Ｈからの出力
信号が論理“１”である限り、ラツチ１５２Ａの
クロツク入力へ２５６のクロツクパルスが印加さ
れる度毎にラツチ１５２Ｉの出力において単一
パルスを与える普通の256分割（divider）回路で
ある。換言すると、ラツチ１５２Ａと１５２Ｂ、
およびノアゲート１５２Ｊと１５２Ｋは４分割カ
ウンテイングシステムとして動作する。しかし、
ナンドゲート１６０Ｈからの出力が論理“０”の
場合には、ラツチ１５２Ａおよび１５２Ｂはノア
ゲート１５２Ｊおよび１５２Ｋとともに３分割ネ
ツトワークとして動作する。この時には、高速カ
ウンタ１５２は256分割カウンタとしてではなく、
192分割カウンタとして動作する。高速カウンタ
１５２の出力はラツチ１５２ＩからのＱ出力であ
り、この出力はパルスの除数がラツチ１５２Ａの
クロツク入力へ印加された後に論理“０”とな
る。 第６Ｋ図の低速クロツク論理１５４を参照する
と、ラツチ１５２Ｂ，１５２Ｃ，１５２Ｄおよび
１５２Ｅからの出力は４入力としてノアゲート
１５４Ａへ印加される。ノアゲート１５４Ａの出
力は１入力としてノアゲート１５４Ｂへ結合さ
れ、そのもう一方の入力は電池ラツチ１６２Ａの
出力へ結合される。ノアゲート１５４Ｂからの出
力は１入力としてノアゲート１５４Ｃへ印加さ
れ、ラツチ１５４Ｉからの出力は第２入力とし
てノアゲート１５４Ｃへ印加される。 電池（バツテリ）ラツチ１６２Ａがセツトされ
たままになつていて電池４４が一定レベル以上の
電圧を与えていることを示している限り、低速ク
ロツク論理１５４は高速カウンタ１５２のラツチ
１５２Ｉがセツトされる度毎に１パルスを与える
ことが望まれる。このことは通常は約127Hzのレ
ートで発生するが、但し限界検査論理１６０のナ
ンドゲート１６０Ｈが論理“０”を与えつつある
時には、低速クロツク信号は約113Hzのレートに
なる。しかし、電池ラツチ１６２Ａが、電池４４
によつて与えられる電圧が一定値以下になつた結
果としてリセツトの状態になつた時には、低速ク
ロツク信号のレールを約10％下げることが望まし
い。従つて、もし電池ラツチ１６２ＡからのＱ出
力が、正常な電圧である場合にはそうなるよう
に、論理“１”であるとすると、ノアゲート１５
４Ｂの出力は常に論理“０”であり、ノアゲート
１５４Ｃは、ラツチ１５２Ｉがセツトされてその
Ｑ出力が論理“０”となる度毎に論理“１”出力
を与える。しかし、もし電池電圧が所望のレベル
以下に低下すると、電池ラツチ１６２Ａはもはや
セツトされず、論理“０”信号が電池ラツチ１６
２Ａからノアゲート１５４Ｂへ印加される。この
場合には、ノアゲート１５４Ａの出力が論理
“０”になるまでノアゲート１５４Ｂの出力は論
理“１”であり、ラツチ１５２Ｂ，１５２Ｃ，１
５２Ｄおよび１５２Ｅのすべてがセツトされると
ノアゲート１５４Ａの出力は論理“０”になる。
もしこの時にラツチ１５４Ｉがセツトされると、
ノアゲート１５４Ａの出力は論理“１”となつ
て、ノアゲート１５４Ｂの出力を論理“０”と
し、ノアゲート１５４Ｃの出力で論理“１”出力
信号が与えられるようにする。ノアゲート１５４
Ａを使用可能にするための入力としてラツチ１５
２Ｂ，１５２Ｃ，１５２Ｄおよび１５２ＥのＱ出
力を選ぶことによつて、ノアゲート１５４Ｃの出
力において与えられるパルスの連鎖は、電池ラツ
チ１６２Ａがセツトされている時に与えられるパ
ルスよりも約10％遅いレートとなる。 ノアゲート１５４Ｃの出力はノアゲート１５４
Ｄの１入力へ印加され、そのもう一方の入力は、
ナンドゲート１５４Ｅの出力からの通常論理
“１”の信号に結合される。ノアゲート１５４Ｄ
からの出力は１入力としてノアゲート１５４Ｆへ
印加され、そのゲート１５４Ｆの出力はラツチ１
５４Ｇの入力に印加される。ノアゲート１５４Ｆ
へのもう一方の入力はラツチ１５４ＧのＱ出力へ
結合される。 低速クロツク論理１５４はまたクロツク回路内
でラツチ１５４Ｇへ結合されているノアゲート１
５４Ｈと１５４Ｉ、およびインバータ１５４Ｊを
具えている。ノアゲート１５４Ｈへの２入力は、
ノアゲート１５４Ｆの出力とラツチ１５４Ｇの出
力からのものである。ノアゲート１５４Ｉの２入
力は、ノアゲート１５４Ｈの出力とクロツク論理
１５８からのクロツク信号からのものであり、ノ
アゲート１５４Ｉからの出力はインバータを通つ
てラツチ１５４Ｇのクロツク入力へ印加される。
ラツチ１５４ＧからのＱ出力は高速カウンタ１５
２のラツチ１５２Ａ〜１５２Ｉの各々のリセツト
入力へ印加されてそれらをリセツトするので、高
速カウンタ１５２の計数は、各低速クロツクパル
スが与えられた後は零である。低速クロツク論理
１５４パルスのレートが127Hzである理由は、２
つの追加のクロツク論理１５８パルス周期時間、
即ち１つは高速カウンタ１５２をリセツトするた
め、１つはラツチ１５４Ｇのセツテイングを考慮
に入れるための２つのパルス周期時間が必要であ
るからである。従つて、低速クロツク論理１５４
パルスのレートは32768Hzを（256＋２）で割算さ
れ即ち127Hzとなる。 ナンドゲート１５４Ｅへの２入力は、事前再同
期ラツチ１８４Ａの出力と、事後再同期論理ラ
ツチ１８７Ａの出力から与えられる。詳しく後
述するように、これら２つのラツチは、VCOが
使用可能となりその後パルス幅時間測定中に使用
禁止となる時にシステムタイミングを再同期させ
るのに用いられる。タイミング再同期は、パルス
幅論理１８６パルス信号が与えられる前と後の両
方に高速カウンタ１５２をリセツトすることによ
り、云いかえると事前再同期ラツチ１８４Ａ又は
事後再同期ラツチ１８７Ａがセツトされることに
よつて行なわれる。このことは、ナンドゲート１
５４Ｅの出力が論理“０”となつて、事前再同期
ラツチ１８４Ａ又は事後再同期ラツチ１８７Ａが
セツトされると、ナンドゲート１５４Ｄからの出
力を論理“１”にすることによつて行われる。従
つて、ノアゲート１５４Ｅからの出力は論理
“０”となり、ついでラツチ１５４Ｇをセツトさ
れるようにする。従つて、VCOパルスが印加さ
れると、更に２つの低速クロツク論理１５４パル
スがタイミングを再同期させるために与えられ
る。 第６Ｌ図を参照すると、低速カウンタ１５６
は、８つのラツチ１５６Ａ，１５６Ｂ，１５６
Ｃ，１５６Ｄ，１５６Ｅ，１５６Ｆ，１５６Ｇお
よび１５６Ｈを具えている。第６Ｋ図のラツチ１
５４Ｇからの低速クロツク論理信号は、ラツチ１
５６Ａのクロツク入力へ印加される。ラツチ１５
６Ａ〜１５６Ｇの各々からの出力はそれぞれそ
の次の連続するラツチ１５６Ｂ〜１５６Ｈのクロ
ツク入力へ印加され、各ラツチ１５６Ａ〜１５６
Ｈのデータ入力はそのラツチの出力へ結合され
る。ラツチ１５６Ａ，１５６Ｂ，１５６Ｃ，１５
６Ｄ，１５６Ｇおよび１５６Ｈのセツト入力およ
びラツチ１５６Ｅおよび１５６Ｆのリセツト入力
は一緒に再充電論理１６４のラツチ１６４Ａから
のＱ出力へ結合される。従つて、低速カウンタ１
５６は、信号が再充電論理６４からそのセツトお
よびリセツト入力へ与えられる度毎に２０８のカ
ウントにリセツトされる。２０８のカウントで
は、低速カウンタ１５６がフルカウントに達して
オーバーフローし零カウントに戻るまで、低速カ
ウンタ１５６が127Hzの低速クロツク論理１５４
信号を計数するには400ｍsecを少し下廻る時間を
要することに注意すべきである。上述したよう
に、この400ｍsecの時間は２つの目的のために用
いられる。(1)400ｍsecの不応時間として、(2)この
間にはパルス幅論理１８６パルスが第６Ａ図〜第
６Ｎ図に示すデジタル回路から与えられない時
間、換言するとレート制限時間として用いられ
る。 第６Ｊ図を参照すると、ラツチ１５６Ａ〜１５
６Ｈの各々および低速カウンタ１５６からのＱ出
力はそれぞれレート制御論理１７２の排他的ノア
ゲート１７２Ａ，１７２Ｂ，１７２Ｃ，１７２
Ｄ，１７２Ｅ，１７２Ｆ，１７２Ｇおよび１７２
Ｈの各々の１入力へ印加される。排他的ノアゲー
ト１７２Ａ〜１７２Ｈの各々へのもう一方の入力
は、メモリ１４０のレートメモリ部分の段の１つ
から印加される。排他的ノアゲート１７２Ａ〜１
７２Ｈの各々の出力は、８入力ナンドゲート１７
２Ｉの入力へ印加され、このゲートの出力は３入
力ナンドゲート１７２Ｌの１入力へ印加される。
ナンドゲート１７２Ｌへの他の２入力は通常論理
“１”である。ナンドゲート１７２Ｌからの出力
はラツチ１７２Ｍのデータ入力へ印加され、ラツ
チ１５４Ｇから与えられる低速クロツク論理１５
４信号はラツチ１７２Ｍのクロツク入力へ印加さ
れる。低速カウンタ１５６のラツチのセツトおよ
びリセツト入力へ与えられる再充電論理１６４の
ラツチ１６４ＤからのＱ出力も、ラツチ１７２Ｍ
へのリセツト入力に与えられる。ラツチ１７２Ｍ
からの出力は、ナンドゲート１７２Ｌへの第２
入力として与えられる。 低速カウンタ１５６のラツチ１５６Ａ，１５６
Ｄ，１５６Ｅの各々からのＱ出力およびラツチ１
５６Ｈからの出力はすべてナンドゲート１７２
Ｎへの入力として印加される。ナンドゲート１７
２Ｎの出力はインバータ１７２Ｏを通りナンドゲ
ート１７２Ｐの１入力へ印加される。ナンドゲー
ト１７２Ｐへのもう一方の入力は限界検査論理１
６０のナンドゲート１６０Ｉの出力から与えら
れ、限界検査機能が動作している期間を除くと通
常論理“０”信号である。ナンドゲート１７２Ｐ
からの通常論理“１”の出力は、ナンドゲート１
７２Ｕへの第３入力として与えられる。 レート制御論理１７２は次のように動作する。
低速カウンタ１５６の計数が各低速クロツク論理
１５４パルス毎に増加するにつれて、その計数
は、排他的ノアゲート１７２Ａ〜１７２Ｈにより
メモリ１４０のレート部分にプログラムされた符
号と比較される。この比較が見出されると、排他
的ノアゲート１７２Ａ〜１７２Ｈの各々の出力は
論理“１”となり、ナンドゲート１７２Ｉの出力
を論理“０”とする。この比較によつてナンドゲ
ート１７２Ｌの出力が論理“１”となり、次の低
速クロツク論理１５４パルス信号をオンにする
と、ラツチ１７２Ｍがセツトされて出力は論理
“０”となり、Ｑ出力は論理“１”となる。論理
“０”の出力はナンドゲート１７２Ｌの出力を
論理“１”の状態に保つので、その後の各低速ク
ロツク論理１５４信号によつてラツチ１７２Ｎは
セツトの状態に保たれる。 リードスイツチ４６が閉成するか、又はパラメ
ータデコード論理１３８のナンドゲート１３８
AAから自動限界パラメータ信号が与えられる結
果として一連の限界検査パルスが与えられると、
リードスイツチ４６が閉となつた直後又は自動限
界パラメータ信号が与えられた直後にパルス幅論
理１８６信号が通常のレートで発生しラツチ１６
０Ｆをセツトする。その次のパルス幅論理１８６
パルスはラツチ１６０Ｇをセツトする。すると今
度はこれがナンドゲート１６０Ｉの出力を論理
“１”とし、このためナンドゲート１７２Ｐはイ
ンバータ１７２Ｏによつて反転されたナンドゲー
ト１７２Ｎからの信号を通すことができるように
なる。ナンドゲート１７Ｎからの出力は低速カウ
ンタ１５６がリセツトされてから約600ｍsec後に
論理“１”となり、これは100bpmのレートと一
致する点に注意すべきである。ついでナンドゲー
ト１７２Ｐからの出力はナンドゲート１７２Ｌへ
与えられ、低速クロツク論理１５４パルスの直後
にラツチ１７２Ｍをセツトさせる。このことはナ
ンドゲート１６０Ｉが論理“１”信号を与えてい
る限り続くかその期間は２つの追加パルスが
100bpmのレートゲート１７２Ｐと１７２Ｌを通
つて与えられる時間である。 レート制御論理１７２のラツチ１７２Ｍからの
Ｑ出力は、第６Ｋ図に示すヒステリシスゲート１
８２Ａの１入力へ印加される。ヒステリシスゲー
ト１８２Ａのもう一方の入力は、第６Ｌ図に示す
ようにヒステリシス論理１７４から与えられる通
常論理“１”の信号である。しかし、ヒステリシ
スゲート１８２Ａへ印加される両方の信号が論理
“１”であると、論理“０”がその出力に現われ、
第６Ｍ図に示すデジタルレート制御論理１８０の
ナンドゲート１８０Ａの１入力へ与えられる。 第６Ｌ図を参照すると、ヒステリシス論理１７
４は、３つの相異なる低ヒステリシスレート40、
50又は60bpmのうちのどれかを持つように、或い
は使用禁止となるようにプログラムすることがで
きる。特定のプログラムされた低ヒステリシスレ
ート又は使用禁止状態は、第６Ｇ図に示すメモリ
１４０のヒステリシス部分からの２出力によつて
制御される。３つのヒステリシスレートはナンド
ゲート１７４Ａ，１７４Ｂおよび１７４Ｃによつ
て制御される。ヒステリシス使用禁止状態はナン
ドゲート１７４Ｄによつて制御される。メモリ１
４０のヒステリシス部分からの上方の出力は１入
力としてナンドゲート１７４Ｃおよび１７４Ｄへ
印加され、メモリ１４０のヒステリシス部分の下
方の出力はナンドゲート１７４Ｂおよび１７４Ｄ
へ印加される。更に、メモリ１４０のヒステリシ
ス部分の上方の出力はインバータ１７４Ｅを通つ
てナンドゲート１７４Ａおよび１７４Ｂの入力へ
印加され、メモリ１４０のヒステリシス部分から
の下方の出力はインバータ１７４Ｆを通つてナン
ドゲート１７４Ａおよび１７４Ｃへ印加される。
更に、オーバーフロー論理１６６のラツチ１６６
ＣからのＱ出力からの400ｍsec信号はナンドゲー
ト１７４Ａ，１７４Ｂおよび１７４Ｃの各々へ印
加される。更に、ラツチ１５６，１５６Ｄおよび
１５６ＧからのＱ出力はナンドゲート１７４Ａの
残りの入力へ印加され、ラツチ１５６Ｂ，１５６
Ｃ，１５６Ｆおよび１５６ＧからのＱ出力はナン
ドゲート１７４Ｂの残りの入力へ印加され、ラツ
チ１５６Ｃ，１５６Ｄおよび１５６ＨからのＱ出
力はナンドゲート１７４Ｃの残りの入力へ印加さ
れる。 ナンドゲート１７４Ａ，１７４Ｂおよび１７４
Ｃの各々からの出力は３入力としてナンドゲート
１７４Ｇへ印加され、そのゲート１７４Ｇの出力
はラツチ１７４Ｈのデータ入力へ印加される。ラ
ツチ１７４Ｈへのクロツク入力は、第６Ｋ図のラ
ツチ１５４ＧのＱ出力から与えられる低速クロツ
ク論理１５４信号である。 通常はナンドゲート１７４Ａ，１７４Ｂ、およ
び１７４Ｃからの出力信号は論理“１”であり、
それによりナンドゲート１７４Ｆからの出力を論
理“０”信号として与える。従つて、ラツチ１７
４Ｈはそのクロツク入力へ印加される低速クロツ
ク論理１５４パルス信号により継続的にリセツト
状態に保たれる。しかし、ナンドゲート１７４
Ａ，１７４Ｂ又は１７４Ｃのうちの１つがメモリ
１４０のヒステリシス部分からの出力によつて選
ばれると、その特定のゲートの入力がすべて論理
“１”となるようなカウントまで低速カウンタ１
５６がカウントした時にそのゲートの出力で論理
“０”信号が現われる。その時に、ナンドゲート
１７４Ａ，１７４Ｂ又は１７４Ｃのうちの選ばれ
たゲートの出力で論理“０”信号が現われて、ナ
ンドゲート１７４Ｇの出力を論理“１”にする。
この結果、次の低速クロツク信号によつてラツチ
１７４Ｈがセツトされる。 ラツチ１７４Ｈからの信号は１入力としてナ
ンドゲート１７４Ｉへ印加され、ナンドゲート１
７４Ｄからの出力は第２の入力としてナンドゲー
ト１７４Ｉへ印加される。更に、第６Ｊ図のリー
ドスイツチラツチ１５９Ａからの出力は第３の
入力としてナンドゲート１７４Ｉへ印加される。
ナンドゲート１７４Ｉへ印加されるこれら３つの
信号の各々は通常は論理“１”であり、従つてナ
ンドゲート１７４Ｈからの出力は論理“０”信号
であり、これはラツチ１７４Ｊのセツト入力へ印
加される。ラツチ１７４Ｊへのリセツト入力は、
復帰センスリセツト論理１７０においてラツチ１
７０Ａからの出力に結合される。ラツチ１７４
ＪからのＱ出力は第６Ｋ図のヒステリシスゲート
１８２Ａの第２の入力へ結合され、ラツチ１７４
Ｊがセツトされている限り、ヒステリシスゲート
１８２Ａはレートデコード論理１７２からの信号
を通過させることができる。 ラツチ１７０Ａは通常はセツトされた状態に保
たれており、アナログ回路４２からの受入れ可能
なセンス信号に応答した時にのみリセツトの状態
になりうる。従つて、ラツチ１７４Ｊのリセツト
入力へ印加された信号は通常は論理“０”であ
り、センス増幅器による自然発生のQRS信号の
検知に応答して論理“１”となる。そのような自
然のQRS信号が検知され、ラツチ１７４Ｊがリ
セツトされると、そのＱ出力は論理“０”とな
り、それによつてヒステリシスゲート１８２Ａを
使用禁止にする。ヒステリシスゲート１８２Ａは
ラツチ１７４Ｊがナンドゲート１７４Ｉからの論
理“１”信号によつてセツトされるまで使用禁止
のままであるが、このヒステリシスゲート１８２
Ａのセツトは、ナンドゲート１７４Ａ，１７４Ｂ
又は１７４Ｃのうちの１つからの論理“０”信号
の結果として発生し、ラツチ１７４Ｈをセツトさ
せ、論理“０”信号をナンドゲート１７４Ｉへ与
える。勿論、その間に別の自然QRS信号が検知
されると、低速カウンタ１５６はリセツトされ
て、ナンドゲート１７４Ａ，１７４Ｂ又は１７４
Ｃが論理“０”信号を与えるのに十分な計数には
決して達しない。 他方、もしラツチ１７４Ｊがセツトとなり、ヒ
ステリシスゲート１８２がレート制御論理１７２
からそこへ与えられる信号を通過させることがで
きるようになると、パルス幅論理１８６はパルス
発振器１６のプログラムされた符号によつて決定
されるレートで信号を与えるであろう。刺激パル
スが与えられている限り、ラツチ１７４Ｊはセツ
トされたままになつている。ナンドゲート１７４
Ｄへ印加される両方の信号が論理“１”の場合、
又はリードスイツチ４６が閉じ、リードスイツチ
論理のラツチ１５９Ａがセツトされている場合に
は、ラツチ１７４Ｊはセツトされたままになつて
いる点に注意すべきである。 ラツチ１７４Ｊがセツトされ、ヒステリシスゲ
ート１８２Ａが使用可能となつたと仮定すると、
レートデコード論理１７２で復号された信号はナ
ンドゲート１８２Ａを通つて印加され、それによ
つて反転されるので、低速カウンタ１５６がメモ
リ１４０のレート部分にセツトされている値まで
計数し、レートデコード論理１７２の排他的ノア
ゲート１７２Ａ〜１７２Ｈにより比較が行なわれ
る度毎に、論理“０”信号はデジタルレート制御
論理１８０のナンドゲート１８０Ａへ１入力とし
て印加される。 デジタルレート制御論理１８０について説明す
る前に、第６Ｍ図に示すオーバーフロー論理１６
６およびゲート１９２、および第６Ｉ図の検孔
（Verify）パルス論理１８８について理解しなけ
ればならない。先ず第６Ｍ図のゲート論理１９２
を参照すると、伝送ゲート１９２Ａと、伝送ゲー
ト１９２Ａの制御入力に結合している入力を有す
るナンドゲート１９２Ｂがある。伝送ゲートへの
入力は接地又は論理“０”信号へ結合されてお
り、その出力はアナログレート制御信号入力パツ
ドへ結合されている。このパツドは、アナログ回
路４２からのレート制御信号が与えられる入力パ
ツドである。アナログ回路４２から与えられるア
ナログレート制限信号は、心臓刺激パルスが与え
られてから、その後の一定のレート制限時間ま
で、この間は130bpmのレート制限周波数を与え
るため約462ｍsecであるが、この間は論理“１”
信号であることを想起すべきである。ある場合に
は、パルスを130bpmのアナログレート制限より
高いレートで与えることができるようにすること
が望ましい。これらの場合の１つとしては、永久
的に変更された変更がメモリ１４０へ入れられた
ことを示すために、通常の刺激パルス又は同期パ
ルスの後で、100ｍsecの時間で検孔パルスを与え
る場合がある。アナログレート制限を超えるレー
トでパルスを与えることが望ましいもう１つの場
合としては、一時的モードにて高レートパラメー
タのプログラミングをしている期間中である。そ
のような高レートプログラミングは、心房を高レ
ートで駆動させることが望ましい時にペースメー
カを心房ペースメーカとして利用する場合に用い
てもよい。 ゲート１９２は、アナログレート制限が無視さ
れることが望ましい検孔パルスおよび高レートプ
ログラミングの２つの場合に適応するように具え
られている。このことを達成するために、２つの
通常論理“１”の信号が入力としてナンドゲート
１９２Ｂに印加され、そのうちの１つはパラメー
タデコード論理１３８のナンドゲート１３８Ｔか
ら、他の１つは検孔パルス論理１８８から印加さ
れる。検孔パルス論理１８８信号は、検孔パルス
グルーピングの通常パルス供給された後に論理
“０”となり、検孔パルスが与えられる後まで論
理“０”になつている。高レートパラメータが復
号されると、パラメータデコード論理１３８の高
レートパラメータナンドゲート１３８Ｔからの通
常論理“１”の出力が論理“０”となり、プログ
ラムされた高レート状態が終るまでその状態が続
く。従つて、通常の状態では、ナンドゲート１９
２Ｂの出力は論理“０”であり、伝送ゲート１９
２Ａは導通しない。しかし検孔パルス又は高レー
トパラメータ状態の何れがが発生する場合、ナン
ドゲート１９２Ｂの出力は論理“１”となり、伝
送ゲート１９２Ａは閉となつて、アナログ回路４
２から与えられる信号の値とは関係なく強制的に
レート制限信号を論理“０”にさせる。 第６Ｍ図に示されているオーバーフロー論理１
６６を参照すると、３入力ナンドゲート１６６Ｂ
へ結合される出力を有する８入力ナンドゲート１
６６Ａが含まれている。ナンドゲート１６６Ｂ
は、ラツチ１６６Ｃのデータ入力に結合される入
力をもつ。ラツチ１６６Ｃのクロツク入力は、ラ
ツチ１５４ＧのＱ出力から与えられる低速クロツ
ク論理１５４信号へ結合される。ラツチ１６６Ｃ
のリセツト入力は、再充電論理１６４のラツチ１
６４ＡのＱ出力に結合される。従つてラツチ１６
６Ｃは、各心臓刺激パルスが与えられた後、又に
自然博動が検知された後にリセツトされる。ラツ
チ１６６Ｃからの出力は、第２の入力としてナ
ンドゲート１６６Ｂに結合される。ナンドゲート
１６６Ｂへの第３入力は、低速カウンタ１５６の
ラツチ１５６ＨのＱ出力から与えられる。低速カ
ウンタ１５６のラツチ１５６Ａ，１５６Ｂ，１５
６Ｄ〜１５６Ｈの各々からのＱ出力は８入力のう
ちの７入力としてナンドゲート１６６Ａへ印加さ
れる。ナンドゲート１６６Ａへの第８入力は、電
池ラツチ１６２の出力から与えられるが、これ
は通常論理“０”信号である。これは、低速カウ
ンタ１５６の計数とは関係なしに、ナンドゲート
１６６Ａの出力を通常論理“１”の値に維持す
る。しかし、電池電圧が最低値以下に下つた結果
として電池ラツチ１６２Ａがリセツトされる場
合、その出力は論理“１”となり、低速カウン
タ１５６が１５１のカウント値を含む場合、即ち
ラツチ１５６Ｃ以外のすべてラツチがセツトされ
る場合、ナンドゲート１６６Ａの出力は論理
“０”となる。 電池ラツチ１６２Ａが電池電圧の低下の結果と
してリセツトされると、低速クロツク信号のレー
トが約10％低下するのでナンドゲート１６６Ａが
具えられている。従つて、刺激パルスが与えられ
た後、ラツチ１６６Ｄのセツテイングを約400ｍ
secの一定時間に維持するためには、オーバーフ
ロー論理１６６Ａのこの低下を補償する必要があ
る。 オーバーフロー論理１６６は下記のように動作
する。第１に、電池４４が十分な電圧を与えてい
るものとすると、ゲート１６６Ａは、電池ラツチ
１６２Ａの出力からそこへ与えられる論理
“０”信号の結果として論理“１”出力信号を与
える。刺激パルスが与えられてから１低速クロツ
クサイクル後に低速カウンタ１５６が208の計数
にセツトされた時に、ナンドゲート１６６Ｂへ印
加されるすべての信号は論理“１”となる。低速
カウンタ１５６は208のカウントにセツトされた
後にその計数値を増加し、49の低速クロツク論理
１５４パルス後に、ラツチの各々はリセツトされ
て、低速カウンタ１５６は零計数に戻る。この時
点で、ラツチ１５６ＨのＱ出力から与えられた信
号は論理“１”から論理“０”になる。ラツチ１
５６ＨからのＱ出力が論理“０”になつた時に、
ナンドゲート１６６Ｂからの出力は論理“１”に
なり、次の低速クロツク論理１５４パルス信号が
ラツチ１６６Ｃのクロツク入力に与えられると、
ラツチ１６６Ｃはナンドゲート１６６Ｂからデー
タ入力へ印加された論理“１”の結果としてセツ
トされる。従つて、刺激パルスが与えられてか
ら、又は自然博動が検知されてから約400ｍsec経
過するとオーバーフローラツチ１６６Ｃはセツト
される。 もし電池ラツチ１６２Ａがセツトされていたと
すると、低速カウンタ１５６の計数が２５１にな
つた時にナンドゲート１６６Ａの出力は論理
“０”になる。ナンドゲート１６６Ａからの論理
“０”はナンドゲート１６６Ｂを通つて印加され
てその出力を論理“１”とし、ついで低速クロツ
ク信号はラツチ１６６Ｃをセツトさせる。いずれ
の場合にも、ひとたびラツチ１６０Ｃがセツトさ
れると、その出力は論理“０”となり、ナンド
ゲート１６６Ｂの１入力へまた印加されて、その
出力を論理“１”に維持する。従つて、その後の
低速クロツクパルスがラツチ１６６Ｃのクロツク
入力へ印加されるので、それはセツトされた状態
に保たれる。 第６Ｉ図の検孔パルス論理１８８を参照する
と、２つのラツチ１８８Ａおよび１８８Ｂ、ナン
ドゲート１８８Ｌおよび１８８Ｅ、およびノアゲ
ート１８８Ｄが具えられている。第６Ａ図に示す
メモリストローブゲート１３６Ａからのメモリス
トローブ信号およびパラメータデコード論理１３
８のインバータ１３８CCからのデマンド信号は、
２入力としてナンドゲート１３８Ｅへ印加され、
そのゲートの出力はラツチ１８８Ａのクロツク入
力へ印加され、ラツチ１８８Ａの出力はそのデ
ータ入力へ戻され、ラツチ１８８ＡからのＱ出力
はラツチ１８８Ｂのデータ入力へ印加される。再
充電論理１６４のラツチ１６４ＡからのＱ出力
は、ラツチ１８８Ｂのクロツク入力へ印加され
る。ラツチ１８８ＢからのＱ出力はラツチ１８８
Ａのリセツト入力へ印加され、また１入力として
ナンドゲート１８８Ｃへ印加される。ナンドゲー
ト１８８Ｃへのもう一方の入力はラツチ１６９Ａ
のＱ出力からの信号へ結合され、その信号は通常
は論理“１”であり、刺激パルスが与えられると
論理“０”となり、その約100ｍsecの間論理
“０”となつている。 ラツチ１８８Ｂからの出力は１入力としてノ
アゲート１８８Ｄへ与えられる。ノアゲート１８
８Ｄへの他の入力は、高速カウンタ１５２のラツ
チ１５２Ｃおよび１５２Ｅの出力から取出され
る。 検孔パルス論理１８８は、デマンドパラメータ
が永久的にプログラムされている場合を除いて
は、第６Ａ図のメモリストローブゲート１３６Ａ
から与えられるメモリストローブ信号に応答して
動作する。論理“１”パルスは、永久的プログラ
ミング信号が受け入れられ、永久的メモリに書込
まれつつある場合にのみ、メモリストローブゲー
ト１３６Ａから与えられる点を想起すべきであ
る。メモリストローブ信号は、パラメータデコー
ド論理１３８のインバータ１３８CCの出力から
の通常論理“１”の信号により使用可能となるナ
ンドゲート１８８Ｅを介して、ラツチ１８８Ａの
クロツク入力に印加されてラツチ１８８Ａをセツ
トし、ラツチ１８８ＡのＱ出力に論理“１”信号
を供給させる。ラツチ１８８ＡのＱ出力からの論
理“１”信号は、Ｒ同期ゲート論理のオアゲート
１７６Ｃおよびデマンド論理のゲート１９０Ａに
印加されて、次のパルスがＲ−同期動作モードで
伝えられるようにする。これは、自然の心臓活動
が発生している時には、検孔パルスが心波の重要
な部分の間に印加されないようにするためであ
る。従つて、ラツチ１６４ＡのＱ出力からの次に
起きる再充電論理１６４信号は、ラツチ１８８Ｂ
をセツトさせる。この時点で論理“０”信号であ
るラツチ１８８Ｂからの出力はノアゲート１８
８Ｄを使用可能にして、高速カウンタ１５２のラ
ツチ１５２Ｃおよび１５２Ｅがセツト状態になる
度毎にパルスを与えるようにする。ラツチ１８８
Ｂは再充電論理１６４のラツチ１６４ＡからのＱ
出力によつてクロツクされるので、刺激パルスが
与えられるまでセツトされない。ラツチ１８８Ｂ
がセツトされると、その論理“１”Ｑ出力はラツ
チ１８８Ａをリセツトし、ナンドゲート１８８Ｃ
を使用可能にして、その出力で論理“０”信号を
ブランク時間の間、又は通常の刺激パルスが与え
られた後約100ｍsecの間与える。１８８Ａのリセ
ツテイングもまたＲ同期動作モードを除去する。 第６Ｍ図に示してあるデジタルレート制限論理
１８０を参照すると、ナンドゲート１８０Ａ、イ
ンバータ１８０Ｂ、ナンドゲート１８０Ｃ、ナン
ドゲート１８０Ｄ、インバータ１８０Ｅ、ナンド
ゲート１８０Ｆおよび１８０Ｇを具えている。ナ
ンドゲート１８０Ａへの入力は、ヒステリシスナ
ンドゲート１８２Ａの出力、および検孔パルス論
理１８８のナンドゲート１８８Ｃの出力から与え
られる。ナンドゲート１８０Ａの出力はナンドゲ
ート１８０Ｆの１入力に結合される。 ナンドゲート１８０Ｃへの入力は、オーバーフ
ロー論理１６６のラツチ１６６ＣのＱ出力から与
えられ、またレート制限入力パツトからインバー
タ１８０Ｂを介して与えられる。ナンドゲート１
８０Ｃからの出力は１入力としてナンドゲート１
８０Ｄへ与えられる。ナンドゲート１８０Ｄへの
もう一方の入力はインバータ１８０Ｅの出力から
与えられ、インバータ１８０Ｅへはゲート回路１
９２におけるナンドゲート１９２Ｂの出力が与え
られる。ナンドゲート１８０Ｄの出力は、ナンド
ゲート１８０Ｆのもう一方の入力へ与えられる。
ナンドゲート１８０Ｆからの出力は、ナンドゲー
ト１８０Ｇへの２入力のうちの１入力として与え
られる。ナンドゲート１８０Ｇへのもう一方の入
力は、再同期ゲート１７６のナンドゲート１７６
Ａの出力から与えられる。ナンドゲート１７６Ａ
の出力は通常論理“１”信号であり、この信号は
もしパルス発生器がＲ−同期モードで動作するよ
うにプログラムされている場合には、不応時間後
の自然心博動信号の検知に応答して論理“０”信
号になる。 通常の状態では、パルス発生器１６によつて刺
激パルスが与えられた直後に、アナログ回路４２
のアナログレート制限回路は約462ｍsecの間論理
“１”信号をレート制限パツドに与えるようにし、
更にラツチ１６６Ｃはリセツトされ、そのＱ出力
は論理“０”になる。従つて、ナンドゲート１８
０Ｃへ印加される両方の信号は論理“０”とな
り、ナンドゲート１８０Ｃからの出力は論理
“１”となる。時間が経過するにつれて、アナロ
グレート制限信号は論理“０”となり、ラツチ１
６６Ｃはセツトされて、ナンドゲート１８０Ｃへ
の２入力信号を論理“１”にする。従つて、ナン
ドゲート１８０Ｃの出力は論理“０”となり、ナ
ンドゲート１８０Ｄの出力を論理“１”にする。
この結果ナンドゲート１８０Ｆはナンドゲート１
８０Ａから与えられる論理“１”信号をナンドゲ
ート１８０Ｇへ通過させることができるようにな
る。 通常の動作では、ナンドゲート１８０Ａへの２
入力は論理“１”となつて、その出力を論理
“１”にする。或る時点で、ナンドゲート１８２
Ａからナンドゲート１８０の１入力へ与えられる
ヒステリシスゲート出力信号は論理“０”とな
り、刺激パルスが与えられることを示す。同様
に、もし検孔パルスが与えられると、ナンドゲー
ト１８０Ａのもう一方の入力へ与えられるナンド
ゲート１８８Ｃからの出力は論理“０”となる。
これらの信号のいずれもが論理“０”になると、
ナンドゲート１８０Ａの出力は論理“０”とな
り、ナンドゲート１８０Ｆへの両入力は論理
“１”となつて、その出力を論理“０”とする。
すると今度はこのことが論理“１”信号がナンド
ゲート１８０Ｈの出力から与えられるようにし、
そのゲート１８０Ｈは後述する方法で刺激パルス
を開始させる。 デジタル又はアナログレート制限時間が終了す
る前に論理“０”パルスがナンドゲート１８０Ａ
へ与えられた場合、そしてナンドゲート１９２Ｂ
からの出力が論理“０”とすると、ナンドゲート
１８０Ｄからの出力は論理“０”となる。従つ
て、ナンドゲート１８０Ａからの論理“１”出力
パルスはナンドゲート１８０Ｆを通過しない。し
かし、ひとたび２つのレート制限時間が経過し、
ナンドゲート１８０Ｄからの出力が論理“１”に
なると、ナンドゲート１８０Ｆはナンドゲート１
８０Ｄによつて使用可能となり、そこへナンドゲ
ート１８０Ａから印加されるいかなる論理“１”
信号もナンドゲート１８０Ｆからナンドゲート１
８０Ｇへ与えられる論理“０”信号となり、次に
はこれがナンドゲート１８０Ｇから与えられる論
理“１”信号となる。 ヒステリシスゲート１８２Ａからナンドゲート
１８０Ａへ印加される信号は、レートデコード論
理１７２のラツチ１７２ＭのＱ出力において発生
し、刺激パルスが与えられた後、又は自然の心博
動が検知された後に再充電論理１６４信号が発生
するまで連続的に与えられる。従つて、ナンドゲ
ート１８０Ｆは信号がナンドゲート１８０Ａから
印加された時に使用禁止になるかもしれないが、
その信号はレート制限時間が終了するまで継続的
に与えられる。この方法により、レート制限期間
が終了する前に発生するいかなる信号を単に無視
するにすぎない多くの先行システムとは反対に、
高い方のレートは130bpmのアナログレート制限
値で安定する。 レート上限値を超えるレートでパルスを与える
ことが望ましい場合、例えば高レートパラメータ
がプログラムされている場合、又は検孔パルスを
与える必要のある場合には、ナンドゲート１９２
Ｂからの出力は論理“１”となり、インバータ１
８０Ｅはナンドゲート１８０Ｄのもう一方の入力
へ論理“０”信号が与えられるようにする。この
ことはナンドゲート１８０Ｄの出力を論理“１”
とし、ナンドゲート１８０Ｆは使用可能となるの
で、ナンドゲート１８０Ａへ与えられるパルスは
通常の動作方法でナンドゲート１８０Ｆを通つて
印加される。 デジタルレート制限論理１８０のナンドゲート
１８０Ｇからの出力は、第６Ｋ図の事前再同期ラ
ツチ１８４Ａのセツト入力へ印加されて、パルス
幅論理１８６からの心臓刺激パルス制御信号の供
給を開始させる。事前再同期ラツチ１８４Ａは、
クロツク論理１５８からのクロツクパルス源を外
部発振器からのクロツクパルスへではなくて
VCOからのクロツクパルスに変更することを開
始させ、システムタイミングを新しいクロツクパ
ルスに同期させるのに用いられる。VCOはパル
スを40000Hzのレートで与えるのに対して、外部
発振器は32768Hzのレートでパルスを与える点を
想起すべきである。更に、VCOクロツク信号の
レートは、電池４４によつて与えられる電圧の低
下に比例して低下する。従つて、パルス幅制御論
理と高速カウンタを再始動させて、それらをラツ
チ１８４Ａのセツテイングによつて発生したパル
スの変化に再同期させる必要がある。 上述したように、事前再同期ラツチ１８４Ａ
は、そのセツト入力に印加されるナンドゲート１
８０Ｇの出力を有する。ラツチ１８４Ａは、リセ
ツト入力へ印加された論理“１”信号がセツト入
力へ印加された論理“１”信号の効果を無効にす
るような種類のラツチである。事前再同期ラツチ
１８４Ａのリセツト入力はナンドゲート１８４Ｂ
の出力に結合され、ナンドゲート１８４Ｂはパル
ス幅論理１８６のラツチ１８６Ｄの出力、事後
再同期ラツチ１８７Ａの出力および再充電論理
ラツチ１６４Ａの出力へそれぞれ結合される３
入力を有する。従つて、事前再同期ラツチ１８４
Ａは、パルス幅論理１８６から与えられるパルス
幅制御信号の立上り端が発生するとリセツトさ
れ、再充電信号の後までリセツトされたままにな
つている。 ラツチ１８４ＡからのＱ出力はインバータ１８
４Ｃを通り電池ラツチ１６２Ａのクロツク入力へ
与えられて、電池電圧を検査させる。電池ラツチ
１６２のデータ入力は、電池４４からの電圧が最
低レベル以上である限り論理“１”である
BATTERY（電池）信号に結合される。電池検査
は、パルスによる電池の瞬間的消耗を無視するた
め、パルス発生器１６から刺激パルスが与えられ
る直前に電池ラツチ１６２ＡをBATTERY（電
池）信号の値にクロツクすることによつて行われ
る。電池ラツチ１６２Ａへのセツト入力はテスト
ラツチフリツプフロツプ１３０ＡのＱ出力に結合
されて、一時的プログラム変更が発生する度毎に
電池ラツチ１６２Ａがセツトされるようにする。 事前再同期論理１８４のインバータ１８４Ｃか
らの出力はまたクロツク論理１５８のノアゲート
１５８Ａの１入力に結合される。ノアゲート１５
８Ａのもう一方の入力はパルス幅論理ラツチ１８
６ＤからのＱ出力に結合される。ノアゲート１５
８Ａからの出力はVCO BNABLE（使用可能）信
号であり、この信号はアナログ回路４２へ与えら
れ、そこのVCOがパルスの供給を許容すること
ができるようにする。通常はこの信号は、２つの
通常論理“０”の信号がノアゲート１５８Ａへ印
加される結果として論理“１”である。しかし、
再同期ラツチ１８４Ａがセツトされている場合
で、パルス幅論理ラツチ１８６Ｄがセツトされた
ままになつている限り、VCO ENABLE（使用可
能）信号は論理“０”になつていて、それによつ
てVCOパルスが与えられるようにする。ノアゲ
ート１５８Ａからの出力はまた伝送ゲート１５８
Ｂの制御入力へ印加されるが、このゲートには
XTAL外部発振器クロツク信号が与えられてい
る。ノアゲート１５８Ａからの出力はまたインバ
ータ１５８Ｄを通つて伝送ゲート１５８Ｃの制御
入力へ印加されるが、こうゲートにVCOクロツ
ク信号が印加されている。伝送ゲート１５８Ｂと
１５８Ｃの出力は一緒になつて、クロツク論理１
５８のクロツク信号を与える。ノアゲート１５８
Ａの出力が論理“１”である限り、伝送ゲート１
５８Ｂが使用可能となり、XTAL信号はクロツ
ク論理１５８クロツク信号である。しかし、ノア
ゲート１５８Ａからの出力が論理“０”になる
と、伝送ゲート１５８Ｃが使用可能となり、クロ
ツク論理１５８クロツク信号はVCO信号となる。 事前再同期ラツチ１８４Ａからの出力は、パ
ルス幅論理１８６のノアゲート１８６Ａの１入力
へ印加される。パルス幅論理１８６はまたナンド
ゲート１８６Ｂ、ナンドゲート１８６Ｃ、ラツチ
１８６Ｄ、ノアゲート１８６Ｅおよびナンドゲー
ト１８６Ｅを具えている。ゲート１８６Ａ，１８
６Ｂ，１８６Ｃ，１８６Ｅおよび１８６Ｆの各々
は２入力と１出力をもつ。ノアゲート１８６Ａへ
の第２入力は、低速クロツク論理１５４のラツチ
１５４Ｇの出力から与えられる。ノアゲート１
８６Ａの出力は１入力としてナンドゲート１８６
Ｂへ与えられ、ゲート１８６Ｂのもう一方の入力
はラツチ１８６Ｄの出力に結合される。ナンド
ゲート１８６Ｂの出力は１入力としてナンドゲー
ト１８６Ｃへ与えられる。ノアゲート１８６Ｅへ
は、検孔パルス論理１８８のノアゲート１８８Ｄ
からの出力と、パルス幅デコード論理１５７のイ
ンバータ１５７Ｊからの出力が印加される。ノア
ゲート１８６Ｅの出力はナンドゲート１８６Ｆの
１入力へ印加され、ナンドゲート１８６Ｆへのも
う一方の入力はラツチ１８６ＤのＱ出力から与え
られる。ナンドゲート１８６Ｆの出力はナンドゲ
ート１８６Ｃへのもう一方の入力として与えら
れ、ナンドゲート１８６Ｃの出力はラツチ１８６
Ｄのデータ入力へ結合される。ラツチ１８６Ｄへ
のクロツク入力は、アナログ回路４２から与えら
れるVCOクロツク信号へ結合される。 パルス幅デコード論理１５７は排他的ノアゲー
ト１５７Ａ，１５７Ｂ，１５７Ｃ，１５７Ｄ，１
５７Ｅ，１５７Ｆおよび１５７Ｇを具えており、
その各々が２入力と１出力をもつ。排他的ノアゲ
ート１５７Ａ〜１５７Ｇの各々の出力はノアゲー
ト１５７Ｈへ結合され、ノアゲート１５７Ｈの出
力はナンドゲート１５７Ｉの１入力へ結合され
る。ナンドゲート１５７Ｉへのもう一方の入力
は、検孔パルス回路１８８のラツチ１８８Ｂの
出力へ結合される。ナンドゲート１５７Ｉの出力
はインバータ１５７Ｊを通りパルス幅論理１８６
のノアゲート１８６Ｅへ結合される。 排他的ノアゲート１５７Ｂ〜１５７Ｇの各々の
１入力は、メモリ１４０のパルス幅部分の６段の
うちの対応する１つに結合される。高速カウンタ
１５２のラツチ１５２Ｇの出力は、排他的ノア
ゲート１５７Ｇへのもう一方の入力へ結合され、
ラツチ１５２Ｆの出力は排他的ノアゲート１５
７Ｆのもう一方の入力へ結合され、ラツチ１５２
Ｅの出力は排他的ノアゲート１５７Ｅのもう一
方の入力へ結合される。排他的ノアゲート１５７
Ｂ，１５７Ｃおよび１５７Ｄのもう一方の入力は
それぞれオアゲート１５７Ｍ，１５７Ｎおよび１
５７Ｄの出力へ結合され、排他的ノアゲート１５
７Ａへの両入力はそれぞれオアゲート１５７Ｋと
１５７Ｌへ結合される。オアゲート１５７Ｋ〜１
５７Ｏの各々への１入力はクロツク論理１５８か
らのVCO ENABLE（使用可能）信号へ結合され
る。ラツチ１５２Ｂ，１５２Ｃおよび１５２Ｄか
らのＱ出力はそれぞれオアゲート１５７Ｍ，１５
７Ｎおよび１５７Ｏのもう一方の入力へ結合さ
れ、ラツチ１５２Ａおよび１５２Ｂの出力はオ
アゲート１５７Ｋおよび１５７Ｌのもう一方の入
力へ結合される。 ノアゲート１５７Ｋ〜１５７Ｏの各々は論理
“０”となるVCO ENABLE（使用可能）信号に
よつて使用可能となり、排他的オアゲート１５７
Ｂ〜１５７Ｇが、高速カウンタ１５２の第２段〜
第７段（ラツチ１５２Ｂ〜１５２Ｇ）の計数と、
メモリ１４０のパルス幅部分の符号とを比較でき
るようにする。比較が行われ、排他的オアゲート
１５７Ａ〜１５７Ｇの各々の出力が論理“０”で
ある場合には、ノアゲート１５７Ｈの出力は論理
“１”となる。ナンドゲート１５７Ｉが検孔パル
ス論理ラツチ１８８Ｂがセツトされることによつ
て使用禁止にならない限り、ノアゲート１５７Ｈ
からの論理“１”信号は、ナンドゲート１５７Ｉ
およびインバータ１５７Ｊを通つてパルス幅論理
１８６のノアゲート１８６Ｅへ達する。 動作する場合、パルス幅論理ラツチ１８６Ｄ
は、事前再同期ラツチ１８４Ａのセツテイングに
応答してセツトされ、刺激パルスの立上り端を規
定する。プログラムされたパルス幅時間が経過す
ると、ラツチ１８６Ｄはリセツトされ、従つてラ
ツチ１８６Ｄの出力は、パルス発生器１６によつ
て与えられる心臓刺激パルスの発生時間および持
続時間を制御するパルスである。事前再同期ラツ
チ１８４Ａおよび低速クロツク論理ラツチ１５４
Ｇの両方がセツトされると、ノアゲート１８６Ａ
への両入力は論理“０”となり、論理“１”信号
はその出力に印加される。この論理“１”信号は
ナンドゲート１８６Ｂへ印加され、このゲートは
ラツチ１８６Ｄの出力からの論理“１”ととも
に論理“０”をナンドゲート１８６Ｃへ与え、そ
れによつてその出力を論理“１”とする。ラツチ
１８６Ｄのクロツク入力へ印加されるその次の
VCO信号が現われると、ラツチ１８６Ｄがセツ
トされ、そのＱ出力は論理“１”となり、出力
は論理“０”となる。 検孔パルス論理１８８のノアゲート１８８Ｄか
らの出力、およびパルス幅制御論理１５７のイン
バータ１５７Ｊからの出力は、２入力としてノア
ゲート１８６Ｅへ印加される。通常はこれらの信
号はいずれも論理“０”であり、従つてノアゲー
ト１８６Ｅの出力は論理“１”である。ラツチ１
８６ＤがセツトされそこからのＱ出力が論理
“１”になると、ナンドゲート１８６Ｆへの両入
力は論理“１”となり、その出力を論理“０”に
する。このことはナンドゲート１８６Ｃからの出
力を論理“１”に維持するので、クロツク論理１
５８からそこへVCO信号が印加される度毎にム
ツチ１８６Ｄはセツトされ続ける。 高速カウンタ１５２がメモリ１４０のパルス幅
部分にプログラムされた値に等しい値まで計数
し、パルス幅制御論理１５７の排他的ノアゲート
１５７Ａ〜１５７Ｇの各々からの出力が論理
“０”になると、インバータ１５７Ｉからの出力
は論理“１”になる。この論理“１”はノアゲー
ト１８６Ｅへ印加されてその出力を論理“０”と
し、次にはこれがナンドゲート１８６Ｃの出力を
論理“０”とする。従つて、ラツチ１８６Ｄは、
クロツク論理１５８からそこへ印加される次の
VCOパルスが発生するとリセツトされる。従つ
て、ラツチ１８６は事前再同期クロツク１８４が
セツトされるとセツトされ、適当なパルス幅時間
が経過するとリセツトされる。 検孔パルスが与えられると、ノアゲート１８８
Ｄからの出力はラツチ１５２Ｃと１５２Ｅの両方
がリセツトされた後に論理“１”となる。この結
果ノアゲート１８６Ｅのもう一方の入力は論理
“１”となり、同じ状態が連鎖的に発生して検孔
パルスを終了させる。検孔パルスはナンドゲート
１８８Ｃによつて開始し、論理“０”信号をデジ
タルレート制限論理１８０のナンドゲート１８０
Ａへ印加することを想起すべきである。 パルス幅論理ラツチ１８６Ｄからの出力は、
事後再同期ラツチ１８７Ａのクロツク入力へ印加
され、ラツチ１８７Ａのデータ入力は電圧源へ結
合されて、常に論理“１”信号を受けとる。事後
再同期ラツチ１８７Ａへのセツト入力は、ペース
メーカがデマンドモードでプログラムされている
場合には自然心博動が検知されると必ず論理
“１”パルス信号を与える再同期ゲート１７６の
ノアゲート１７６Ｂの出力へ結合される。事後再
同期ラツチ１８７Ａへのリセツト入力は再充電ラ
ツチ１６４ＡのＱ出力へ結合される。 事後再同期クロツク１８７Ａの目的は、人工的
刺激パルスが与えられた時にVCOクロツクから
XTAL外部発振器クロツクへのクロツク信号の
変化に論理システムを再同期させ、自然の心博動
が検知されるか又は人工的刺激パルスが与えられ
た時に再充電ラツチ１６４Ａをセツトさせること
である。ラツチ１８７Ａはラツチ１８６Ｄからの
パルス幅信号の立下り端に応答して、即ちラツチ
１８６Ｄがリセツトされた時にセツトされるか、
又は自然心博動が検知された時にノアゲート１７
６Ｂからの論理“１”信号に応答してセツトされ
る。ラツチ１８７Ａからの出力は、ナンドゲー
ト１５４Ｅを通つて印加され、ラツチ１５４Ｇか
ら余分の低速クロツク論理１５４パルスを発生さ
せる。すると今度はこれが、刺激パルスが終つた
時又は自然博動が検知された後で高速カウンタ１
５２を零カウントにリセツトする。ラツチ１８７
Ａの出力はまたナンドゲート１８４Ｂを通つて
印加され、再同期前ラツチ１８４Ａをリセツトす
る。 事後再同期ラツチ１８７ＡからのＱ出力は再充
電ラツチ１６４のデータ入力へ印加され、低速ク
ロツク論理１５４信号は再充電論理１６４Ａのク
ロツク入力へ印加される。従つて、再充電ラツチ
１６４Ａは、事後再同期ラツチ１８７Ａがセツト
されることによつて生じる低速クロツク論理１５
４パルスによつてセツトされ、その後約7.8ｍsec
してから発生する次の低速クロツク論理１５４パ
ルスによつてリセツトされる。 再充電ラツチ１６４Ａからの出力はインバー
タ１６４Ｂを通つて印加されてアナログ回路４２
へ印加される再充電信号となり、これはアナログ
回路４２の電圧ダブラ部分のコンデンサを速やか
に再充電させる。再充電ラツチ１６４ＡからのＱ
出力は印加されて事後再同期ラツチ１８７Ａをリ
セツトし、低速カウンタ１５６と２０８の計数に
セツトし、レートデコードラツチ１７２Ｍとオー
バーフローラツチ１６６Ｃをいづれもリセツトす
る。 パルス幅論理１８６のラツチ１８６ＤのＱ出力
からの出力制御パルスは、プログラムされたパル
ス幅と同じ持続時間をもつ論理“１”パルス信号
である。この信号は出力論理１７８のナンドゲー
ト１７８Ａおよび１７８Ｂの各々の１入力へ印加
される。出力論理１７８はまたインバータ１７８
Ｃ，１７８Ｄおよび１７８Ｅを具えており、イン
バータ１７８Ｄは、ナンドゲート１７８Ａの出力
とSINGLE（シングル）出力パツドとの間に結合
され、インバータ１７８Ｅはナンドゲート１７８
Ｂの出力とDOUBLE（ダブル）出力パツドとの間
に結合されている。論理“１”パルス信号が
SINGLE（シングル）出力パツドへ印加されそこ
からアナログ回路４２へ印加されると、電池４４
電圧の振幅をもつ刺激パルスがパルス発振器１６
によつて与えられる。同様に、論理“１”信号が
DOUBLE（ダブル）出力パツドへ印加されそこか
らアナログ回路４２へ印加されると、２倍の電池
４４電圧をもつ人工的刺激パルスがパルス発振器
１６から与えられる。 ナンドゲート１７８Ｂにはまたメモリ１４０の
出力部分により与えられる信号が結合される。こ
の同じ信号がインバータ１７８Ｃを通つてナンド
ゲート１７８Ａの第２の入力へ与えられる。この
ように結合され、メモリ１４０の出力部分に記憶
されたデータビツトが論理“１”であれば、ナン
ドゲート１７８Ｂは使用可能となり、パルス幅論
理１８６信号がDOUBLE（ダブル）出力パツドへ
与えられる。他方、もしメモリ１４０の出力部分
に記憶されたデータビツトが論理“０”であれ
ば、ナンドゲート１７８Ａが使用可能になり、パ
ルス幅論理１８６信号がSINGLE（シングル）出
力パツドへ与えられる。 出力パルスを与えることを阻止するのが望まし
い場合には、ナンドゲート１７８Ａおよび１７８
Ｂの両方を、第６Ｃ図に示すラツチ１３４Ｃおよ
び禁止論理１３４の出力からそこへ与えられる
論理“０”禁止信号により使用禁止にする。 第６Ｎ図を参照して、ブランク論理１６９、復
帰およびセンスリセツト１７０および不応論理１
６８について説明する。ブランク論理１６９の第
１の目的は、人工的刺激パルスの立上り端から、
又は自然の心博動の検知から測定される持続時間
100ｍsecの論理“０”パルスをブランク出力バツ
ドへ与えることである。ブランク論理１６９パル
スはブランク出力パツドからアナログ回路４２へ
与えられて、そこのセンス増幅器をこの100ｍsec
の間使用禁止にする、即ち心臓活動の検知を不可
能にする。 ブランク論理１６９は５入力ナンドゲート１６
９Ｂおよび１６９Ｃ、３入力ナンドゲート１６９
Ｄ、ラツチ１６９Ａ、２入力ノアゲート１６９Ｅ
およびインバータ１６９Ｆおよび１６９Ｇを具え
ている。 ナンドゲート１６９Ｂへの入力は、電池ラツチ
１６２Ａの出力、および低速カウンタ１５６の
ラツチ１５６Ｄ，１５６Ｅ，１５６Ｇおよび１５
６Ｈの各々のＱ出力から与えられる。ナンドゲー
ト１６９Ｃへの入力は、低速カウンタ１５６のラ
ツチ１５６Ｂ，１５６Ｄ，１５６Ｆ，１５６Ｇお
よび１５６Ｈの各々のＱ出力から与えられる。ナ
ンドゲート１６９Ｂと１６９Ｃの各々の出力は、
ナンドゲート１６９Ｂへの入力のうちの２入力と
して結合される。ナンドゲート１６９Ｄへの第３
の入力は、ラツチ１６９Ａからの出力へ結合さ
れる。ナンドゲート１６９Ｄの出力はラツチ１６
９Ａのデータ入力へ結合される。ラツチ１６９Ａ
のクロツク入力は低速クロツク論理１５４の出力
である。ラツチ１６９Ａへのリセツト入力はイン
バータ１６９Ｆの出力へ結合され、インバータ１
６９Ｆはノアゲート１６９Ｅから与えられる信号
を反転させる。ノアゲート１６９Ｅへの２入力
は、第６Ｍ図に示す再同期ゲート１７６のノアゲ
ート１７６Ｂの出力、および第６Ｋ図に示す事前
再同期論理１８４のインバータ１８４Ｃからの出
力からそれぞれ与えられる。ラツチ１６９Ａから
の出力は、インバータ１６９Ｇを通つてブラン
ク出力経路へ結合される。 動作すると、ラツチ１６９Ａは通常セツトされ
ているので出力は論理“０”信号であり、これ
はナンドゲート１６９Ｄを通つて戻されると、ラ
ツチ１６９Ａのデータ入力へ印加された信号を論
理“１”に保つ。従つて、低速クロツク論理１５
４信号がラツチ１６９Ａのクロツク入力へ与えら
れる度毎に、それはセツトの状態に保たれる。こ
の期間中、ノアゲート１６９Ｅへ印加された信号
は通常はいづれも論理“０”であり、従つてその
出力は論理“１”であり、これはインバータ１６
９Ｆによつて反転されると、論理“０”信号をラ
ツチ１６９Ａのリセツト入力へ与える。人工的刺
激パルスが与えられると、事前再同期論理１８４
Ａがセツトされ、インバータ１８４Ｃからの出力
を論理“１”とする。すると今度はこれがノアゲ
ート１６９Ｅからの出力を論理“０”とし、イン
バータ１６９Ｆの出力を論理“１”としてラツチ
１６９Ａをリセツトする。更に、もし自然の心博
動が検知されると、再同期ゲート１７６のノアゲ
ート１７６Ｂからの出力は論理“１”となり、ノ
アゲート１６９Ｅの出力を論理“０”とし、イン
バータ１６９Ｆの出力を論理“１”としてラツチ
１６９Ａをリセツトする。ラツチ１６９Ａがイン
バータ１６９Ｆの出力からの信号によつてリセツ
トされると、その出力は論理“１”となる。こ
の時にナンドゲート１６９Ｂと１６９Ｃの両方か
らの出力も論理“１”であり、従つてナンドゲー
ト１６９Ｄからの出力は論理“０”となる。その
後の低速クロツク論理１５４パルスはラツチ１６
９Ａをリセツトの状態に保つ。 最終時には低速カウンタ１５６は、ナンドゲー
ト１６９Ｂ又は１６９Ｃのうちの１つがその入力
へ印加されるすべての論理“１”信号を有する如
きカウントに増加される。ナンドゲート１６９Ｂ
又は１６９Ｃのうちの特定の１つのゲートは、電
池ラツチ１６２Ａがセツトされるか又はリセツト
されるかどうかに依存している。ナンドゲート１
６９Ｂ又は１６９Ｃのうちの１つが論理“０”信
号を与えると、ナンドゲート１６９Ｄの出力は論
理“１”となり、その次に発生する低速クロツク
論理１５４パルスはラツチ１６９Ａをセツトされ
る。ナンドゲート１６９Ｂを通つて印加されるラ
ツチ１６９Ａからの出力により、このセツト状
態はラツチ１６９Ａがインバータ１６９Ｆからの
論理“１”信号によつて再びリセツトされるまで
続く。低速カウンタ１５６の選択された段からナ
ンドゲート１６９Ｂおよび１６９Ｃへの入力はこ
のようなので、心臓刺激パルス後、又は自然の心
博動検知後100ｍsec経過するとこれらの特定のゲ
ートから論理“０”出力が発生する。 不応論理１６８は、復帰およびセンスリセツト
論理１７０をしてセンス不応時間の間に検知した
自然の心臓活動を無視させる信号が発生しうるよ
うに設計されている。不応時間は、メモリ１４０
の不応部分に含まれる符号によつて選択され、
220ｍsec、325ｍsec、400ｍsec又は無限である。
不応時間として無限が選ばれると、パルス発生器
１６は非同期ペースメーカとして動作する。これ
が、パルス発生器１６が非同期モードで動作する
ようにプログラムされる方法である。 不応論理１６８はナンドゲート１６８Ｃへの入
力として結合される出力を有する１対の６入力ナ
ンドゲート１６８Ａおよび１６８Ｂを具えてい
る。不応論理１６８はまた２入力ナンドゲート１
６８Ｄ、３入力ナンドゲート１６８Ｅおよび１６
８Ｆ、４入力ナンドゲート１６８Ｇ、ラツチ１６
８Ｈおよび２個のインバータ１６８Ｉおよび１６
８Ｊを具えている。ナンドゲート１６８Ｄは220
ｍsecの不応時間を制御するのに用いられる。ナ
ンドゲート１６８Ｅは325ｍsecの不応時間を制御
するのに使用され、ナンドゲート１６８Ｆは400
ｍsecの不応時間を制御するのに用いられる。第
６Ｅ図に示すメモリ１４０の不応部分の上段から
与えられる不応１信号は、１入力としてナンドゲ
ート１６８Ｆへ印加され、インバータ１６８Ｉを
通つてナンドゲート１６８Ｄおよび１６８Ｅへ印
加される。メモリ１４０の不応部分の下段からの
不応２信号は、１入力としてナンドゲート１６８
Ｅへ印加され、インバータ１６８Ｇを通つて１入
力としてナンドゲート１６８Ｄおよび１６８Ｆへ
印加される。ナンドゲート１６８Ｃからの出力は
最後の入力としてナンドゲート１６８Ｅへ与えら
れ、オーバーフロー論理１６６のナンドゲート１
６６Ｂの出力におけるオーバーフロー論理信号は
第３の入力としてナンドゲート１６８Ｆへ与えら
れる。ナンドゲート１６８Ｄ，１６８Ｅおよび１
６８Ｆの各々の出力は、ラツチ１６８Ｈからの
出力とともにナンドゲート１６８Ｇの入力へ与え
られる。ナンドゲート１６８Ｇの出力はラツチ１
６８Ｈのデータ入力へ与えられ、低速クロツク論
理１５４信号はラツチ１６８Ｈのクロツク入力へ
与えられる。ラツチ１６８Ｈへのリセツト入力
は、ラツチ１６４ＡのＱ出力からの再充電論理１
６４信号である。 ナンドゲート１６８Ａへの入力は、電池ラツチ
１６２Ａの出力、および低速カウンタ１５６の
ラツチ１５６Ｂ，１５６Ｅ，１５６Ｆ，１５６Ｇ
および１５６ＨのＱ出力から与える。ナンドゲー
ト１６８Ｂへの入力は、低速カウンタ１５６のラ
ツチ１５６Ｂ，１５６Ｃ，１５６Ｅ，１５６Ｆ，
１５６Ｇおよび１５６ＨのＱ出力から与えられ
る。このように接続すると、低速カウンタ１５６
が再充電信号によつて２０８の計数にセツトされ
てから325ｍsecたつとすべての論理“１”信号が
印加される結果として、ナンドゲート１６８Ａお
よび１６８Ｂの出力は論理“０”になる。通常の
電池電圧が与えられており、電池ラツチ１６８Ａ
がセツト状態に保たれている限りはラツチ１６８
Ｂは信号を与える。他方、電池ラツチ１６２Ａ
は、ナンドゲート１６８Ａの出力から与えられる
信号の325ｍsec後にリセツトされる。 ナンドゲート１６８Ｄ，１６８Ｅ又は１６８Ｆ
のうちのどのゲートが使用可能にされるかは、メ
モリ１４０の不応部分か与えられる不応１および
不応２信号の符号によつて決定される。もしメモ
リ１４０の不応部分による記憶がされている符号
をあらわすこれらの信号の符号が“０−０”であ
れば、ナンドゲート１６８Ｄが使用可能となり、
常に論理“０”信号を与える。もしその符号が
“０−１”であれば、ナンドゲート１６８Ｅが使
用可能となり、ナンドゲート１６８Ｃがナンドゲ
ート１６８Ａと１６８Ｂによつて決定される325
ｍsecが経過した結果としてそこへ論理“１”信
号を与えるとナンドゲート１６８Ｅは論理“０”
信号を与える。もし不応信号符号が“１−０”で
あれば、ナンドゲート１６８Ｆが使用可能とな
り、オーバーフロー論理１６６によつて決定され
る400ｍsecの時間が経過すると、ナンドゲート１
６８Ｆは論理“０”信号を与える。もし不応符号
が“１−１”であれば、ゲート１６８Ｄ，１６８
Ｅ，１６８Ｆはいづれも使用可能とはならず、そ
の出力で論理“１”信号を与えつづける。この後
者の場合には、ナンドゲート１６８Ｇは、その出
力で常に論理“０”信号を与え、ラツチ１６８Ｈ
は低速クロツク論理１５４パルスの１つでは決し
てセツトされない。このことは自然の心臓活動の
検知に対して応答することを防止する。 動作すると、不応論理１６８のラツチ１６８Ｈ
は、各人工的刺激パルスが与えられた後、又は各
自然博動が検知された後に、ラツチ１６４ＡのＱ
出力からの再充電論理１６４信号によつてリセツ
トされる。もしナンドゲート１６８Ｄがメモリ１
４０の不応部分により使用可能となると、ラツチ
１６８Ｈは直ちにセツトされ、そのＱ出力を論理
“１”とする。もしナンドゲート１６８Ｅ又は１
６８Ｆのうちの１つがメモリ１４０の不応部分に
よつて使用可能となると、ナンドゲート１６８Ｇ
へ与えられる信号はすべて論理“１”となり、そ
の出力は論理“０”である。従つてラツチ１６８
Ｈは、ナンドゲート１６８Ｅ又は１６８Ｆのうち
の選ばれた１つが選択された時間後にナンドゲー
ト１６８Ｇの入力のうちの１つに論理“０”信号
が与えられるまでは、低速クロツク論理１５４パ
ルスによつてリセツト状態に保たれる。この時点
で、ナンドゲート１６８Ｇの出力は論理“１”と
なり、次の低速クロツク論理１５４パルスが発生
するとラツチ１６８Ｈはセツトされ、その出力
を論理“１”とし、その出力を論理“０”にす
る。出力がナンドゲート１６８Ｇを通つて戻さ
れると、ラツチ１６８Ｈは再充電論理１６４信号
によつて再びリセツトされるまでセツト状態に保
たれる。 復帰およびセンスリセツト論理１７０を参照す
ると、アナログ回路４２からのセンス信号が与え
られ、もしそれが適当な時間に発生するとラツチ
１７０Ａはセツトされて自然の心博動が検知され
たことを示す。復帰およびセンスリセツト論理は
ラツチ１７０Ｂ，１７０Ｃ，１７０Ｄ，１７０Ｅ
および１７０Ｆからなる反転カウンタを具えてお
り、その各ラツチはそのデータ入力へ戻つて結合
されている出力と、前の段の出力に結合され
ているクロツク入力をもつ。ラツチ１７０Ｂの場
合は、クロツク入力はノアゲート１７０Ｇの出力
へ結合されており、そのゲート１７０Ｇはノアゲ
ート１７０Ｈからの出力と、ラツチ１５４Ｇの
出力からの低速クロツク論理１５４信号をその入
力としてもつ。ノアゲート１７０Ｈはその４入力
へ、ラツチ１７０Ｂ，１７０Ｃ，１７０Ｅおよび
１７０Ｆの各々からの出力が印加される。最後
に、ラツチ１７０Ｂ〜１７０Ｆの各々へのリセツ
ト入力は、ナンドゲート１７０Ｉからの出力に結
合され、このナンドゲート１７０Ｉは、自然の心
臓活動が感知される度毎に、又は再充電信号はラ
ツチ１６４Ａの出力から与えられる度毎に論理
“１”信号を与える。 上述の方法で接続すると、ラツチ１７０Ｂ〜１
７０Ｆおよびノアゲート１７０Ｇおよび１７０Ｈ
は、212ｍsecのリセツト可能な単安定マルチバイ
ブレータを構成する。ナンドゲート１７０Ｉから
の論理“１”信号の結果としてラツチ１７０Ｂ〜
１７０Ｆがリセツトされると、ノアゲート１７０
Ｈの出力は論理“０”となり、ノアゲート１７０
Ｇが低速クロツク論理１５４信号を通過できるよ
うにする。これらの信号は、ラツチ１７０Ｂ，１
７０Ｃ，１７０Ｅおよび１７０Ｆがすべてセツト
されラツチ１７０Ｄがリセツトされるまでラツチ
１７０Ｂ〜１７０Ｆによつて構成されるカウンタ
によつて計数されるが、ラツチ１７０Ｂ，１７０
Ｃ，１７０Ｅおよび１７０Ｆがセツトされラツチ
１７０Ｄがリセツトされるにはそのカウンタが最
後にリセツトされた時から約220ｍsecかかる。再
充電信号がカウンタをリセツトする結果として加
えられる余分の低速クロツク間隔により更に８ｍ
sec間発生する。この時点において、ノアゲート
１７０Ｈの出力は、その入力の各々が論理“０”
である結果として論理“１”となり、すると今度
はこのためにノアゲート１７０Ｇがそれ以上の低
速クロツク論理信号を通すことができなくなる。
従つてラツチ１７０Ｂ〜１７０Ｆによつて構成さ
れるカウンタは計数を停止する。しかし、220ｍ
secの時間が過ぎる前に論理“１”信号がナンド
ゲート１７０Ｉの出力に与えられると、ラツチ１
７０Ｂ〜１７０Ｆはリセツトされ、ノアゲート１
７０Ｈが論理“１”信号を与える前に更に212ｍ
secが必要となる。 復帰およびセンスリセツト論理１７０はまた６
入力ナンドゲート１７０Ｊを具えており、このゲ
ート１７０Ｊへはラツチ１７０Ｂ〜１７０Ｈの
各々の出力が印加され、ラツチ１５４Ｇの出
力からの低速クロツク論理１５４信号が印加され
る。このように接続されると、ナンドゲート１７
０Ｊは、ラツチ１７０Ｂ〜１７０Ｆによつて構成
されるカウンタがリセツトされる度毎に、低速ク
ロツク論理１５４信号と同時に論理“０”信号を
与える。ナンドゲート１７０Ｊからの出力は１入
力としてナンドゲート１７０Ｋへ印加され、その
もう一方の入力はブランク論理１６９のラツチ１
６９ＡのＱ出力から与えられる。ナンドゲート１
７０Ｋの出力はラツチ１７０Ｌのリセツト入力へ
与えられる。ラツチ１７０Ｌへのデータ入力は電
池電圧又は論理“１”信号へ接続される。ラツチ
１７０Ｌへのクロツク入力はノアゲート１７０Ｍ
の出力へ接続され、その１入力へはアナログ回路
４２からのセンス信号が印加され、そのもう一方
の入力へはデマンド論理１９０のノアゲート１９
０Ａの出力からの信号が印加される。通常はノア
ゲート１９０Ａの出力は論理“０”であり、ノア
ゲート１７０Ｍを使用可能に保つ。 ラツチ１７０Ｌからの出力は１入力としてナ
ンドゲート１７０Ｉへ与えられる。ナンドゲート
１７０Ｉへのもう一方の入力は、ラツチ１６４Ａ
の出力から与えられる再充電論理１６４信号で
ある。このように接続されると、ラツチ１７０Ｌ
がセンス信号を与えられた結果としてセツトされ
るか、又は再充電信号がパルス幅信号が与えられ
た結果、又は自然の心臓博動が検知された結果再
充電論理１６４から与えられると、ナンドゲート
１７０Ｉはその出力で論理“１”信号を与えて反
転カウンタをリセツトする。 ラツチ１７０ＬからのＱ出力はラツチ１７０Ａ
のクロツク入力へ印加され、ラツチ１７０Ａへの
データ入力はナンドゲート１７０Ｎの出力へ結合
され、このゲート１７０Ｎはその１入力へ印加さ
れるノアゲート１７０Ｈからの出力と、そのもう
一方の入力へ印加される不応論理ラツチ１６８Ｈ
の出力をもつ。ラツチ１７０Ａへのセツト入力
は、再充電ラツチ１６４ＡのＱ出力からの再充電
論理１６４信号へ結合される。人工的博動が与え
られ、又は自然の心臓活動が検知されて再充電信
号が再充電論理１６４から与えられる度毎に、ラ
ツチ１７０Ａはセツトされ、そのＱ出力を論理
“１”とし、その出力を論理“０”にする。ラ
ツチ１７０Ａがリセツトになる唯一の方法は、セ
ンス信号がノアゲート１７０Ｍを通つてセツトラ
ツチ１７０Ｌへ与えられる前に、ナンドゲート１
７０Ｎからのデータ入力信号が論理“０”になる
ことである。ラツチ１７０Ａのデータ入力が論理
“０”になるためには、ナンドゲート１７０Ｎへ
の両入力が論理“１”でなければならない。従つ
て、ラツチ１７０Ｂ〜１７０Ｆで構成される反転
カウンタは212ｍsecの時間を過ぎても計数しなけ
ればならず、更にラツチ不応論理１６８Ｈは選択
された不応時間が過ぎた結果としてセツトされな
ければならない。これら２つの時間がともに過ぎ
てからセンス信号がアナログ回路４２のセンス増
幅器から与えられると、ラツチ１７０Ｌはセツト
され、そのＱ出力を論理“１”とする。すると今
度はこれがナンドゲート１７０Ｎからの論理
“０”信号をラツチ１７０Ａに刻時して、そのＱ
出力を論理“０”とし、その出力を論理“１”
にする。ラツチ１７８からの出力はヒステリシ
ス論理１７４へ与えられて、上述した方法でその
ラツチ１７４Ｈと１７４Ｊをリセツトする。 復帰およびセンスリセツト論理１７０に関して
は、不応論理１６８のゲート１６８Ｄがメモリ１
４０の不応部分の符号によつて選ばれると、ラツ
チ１６８Ｈは常にセツトされ、反転カウンタ１７
０Ｄからの220ｍsecの時間だけが不応時間を制御
する点に注意すべきである。従つて、220ｍsecの
不応時間が選ばれることになる。無限の不応時間
がメモリ１４０の不応部分の符号によつて選ばれ
ると、ラツチ１６８Ｈは決してセツトされず、従
つてナンドゲート１７０Ｎからの出力は決して論
理“０”にならない点にも注意すべきである。こ
の場合には、ラツチ１７０Ａは決してリセツトさ
れて自然の心臓活動の感知を示さない。従つて、
パルス発生器１６は非同期モードで動作する。 ラツチ１７０Ｂ〜１７０Ｆにより構成される反
転カウンタの220ｍsecのタイムアウト時間が終了
する前に自然の心臓活動が感知されると、その反
転カウンタはリセツトされ、更に212ｍsecの時間
が必要となる点にも注意すべきである。この特徴
は、持続的干渉信号がアナログ回路４２内のセン
ス増幅器によつて検知された時に重要となる。も
しこの持続的干渉信号が約５Hzより大きな周波数
をもつと、ラツチ１７０Ｂ〜１７０Ｆで構成され
る反転カウンタは持続的にリセツトされ、212ｍ
secの時間まで計数することができなくなる。従
つて、ノアゲート１７０Ｈが論理“１”信号を与
えて、ナンドゲート１７０Ｎが論理“０”信号を
与えることができるようにはしない。従つて、パ
ルス発振器は非同期モードで動作するようになる
か、又はより一般的に述べられているように、外
部干渉信号の持続的波の存在により同期モードに
反転する。 第６Ｍ図に示すＲ同期ゲート１７６を参照する
と、ナンドゲート１７６Ａ、ノアゲート１７６
Ｂ、オアゲート１７６Ｃが具えられており、その
各ゲートは２入力と１出力を有する。ナンドゲー
ト１７６Ａとノアゲート１７６Ｂの各々の入力の
１つはオアゲート１７６Ｃの出力に結合されてお
り、ゲート１７６Ｃはメモリ１４０のＲ同期部分
と、そこへ結合されている検孔パルス論理のラツ
チ１８８ＡのＱ出力をもつ。もしメモリ１４０の
Ｒ同期部分又はラツチ１８８ＡのＱ出力が論理
“１”信号を与えると、オアゲート１７６Ｃは論
理“１”信号を与えて、ナンドゲート１７６Ａを
使用可能にしパルス発生器１６をＲ同期で動作さ
せる。メモリ１４０のＲ同期部分が論理“０”信
号を与えラツチ１８８Ａがセツトされていない
と、ノアゲート１７６Ｂは使用可能となつてパル
ス発生器１６はデマンドモードで動作する。ナン
ドゲート１７６Ａへのもう一方の入力は、復帰お
よびセンスリセツト論理１７０のラツチ１７０Ａ
の出力へ結合され、ナンドゲート１７６Ｂへの
もう一方の入力はラツチ１７０Ａの２出力へ結合
される。もしナンドゲート１７６Ａが使用可能に
なると、Ｒ同期モードの動作がプログラムされ、
従つてセンス信号が与えられラツチ１７０Ａがセ
ツトされる度毎に、論理“０”がナンドゲート１
７６Ａからデジタルレート制限回路１８０のナン
ドゲート１８０Ｇへ与えられて、上述の方法によ
り心臓刺激パルスが与えられるようにする。他
方、ノアゲート１７６Ｂがメモリ１４０のＲ同期
部分からの論理“０”信号によつて使用可能とな
りデマンドモードの動作をあらわすと、ラツチ１
７８Ａが自然の心臓活動の検知の結果としてセツ
トされる度毎に、論理“１”信号がノアゲート１
７０Ｂから印加されて事後再同期論理ラツチ１８
７Ａをセツトし、再充電信号が与えられて低速カ
ウンタをリセツトし、新しいパルスのためのタイ
ムアウト時間を開始させる。もしラツチ１８８Ａ
がセツトされると、余分の検孔パルスとそれに先
行するパルスがＲ同期モードで発生して、確実に
心臓サイクルのベネラブル部分が脈動しないよう
にする。 第６Ｉ図に示すデマンンド論理１９０Ａを参照
すると、６入力ノアゲート１９０Ａ、２入力ノア
ゲート１９０Ｂ、ラツチ１９０Ｃ、インバータ１
９０Ｄが具えられている。デマンド論理１９０の
目的は、リードスイツチ４６が閉じられている間
ペースメーカのモードを制御することである。通
常はパルス発生器１６は、リードスイツチ４６が
閉じていると非同期モードで動作する。しかしあ
る場合には、特に医師が或る種の診断検査を行う
ために継続的にペースメーカをプログラムしてい
る時には、パルス発信器１６をデマンドモードで
動作させることが望ましい。更に、一部のパラメ
ータ、例えば感度、Ｒ同期、不応のパラメータを
一時的モードでプログラムする場合には、パルス
発生器１６をデマンドモードで動作させる必要が
生じることが予想される。という訳は、これらの
パラメータはセンス増幅器の適当な動作に依存す
るからである。 ラツチ１９０Ｃは一時的メモリ１３２の段から
の出力、換言するとプログラミング語のデータ部
分の最下位ビツトをそのデータ入力へ与えてい
る。永久的デマンドパラメータをあらわすナンド
ゲート１３２Ｌからの出力はインバータ１９０Ｄ
を通つてラツチ１９０Ｃのクロツク入力へ与えら
れ、リードスイツチ論理１５９のリードスイツチ
ラツチ１５９Ａからの出力はノアゲート１９０
Ａの１入力へ、ならびにラツチ１９０Ｃのセツト
入力へ与えられる。ラツチ１９０Ｃからの出力
も１入力としてノアゲート１９０Ａへ与えられ
る。一時的メモリ１３２の段１３２−８からの出
力も１入力としてノアゲート１９０Ｂへ与えられ
る。ノアゲート１９０Ｂへのもう一方の入力は、
パラメータデコード論理１３８のナンドゲート１
３８Ｂの出力から与えられ、これは一時的デマン
ドパラメータ出力である。ノアゲート１９０Ｂの
出力は第３の入力としてノアゲート１９０Ａへ与
えられる。ノアゲート１９０Ａへの他の３入力
は、メモリ１４０に含まれるインバータを通つて
パラメータデコード論理１３８から与えられる一
時的不応信号、一時的感度信号および一時的Ｒ同
期信号に結合される。 動作すると、リードスイツチ４６がその通常の
開かれた位置にあると、ノアゲート１９０Ａの出
力は論理“０”であり、復帰およびセンスリセツ
ト論理１７０のノアゲート１７０Ｍを使用可能な
状態に保つ。リードスイツチ４６が閉となり、ラ
ツチ１５９Ａがセツトされてその出力を論理
“０”にすると、そこへ印加される他の信号がす
べて論理“０”であればノアゲート１９０Ａは論
理“１”信号を与える。不応、感度、又はＲ同期
パラメータのうちの１つが一時的モードでプログ
ラムされて、一時的不応、一時的感度および一時
的Ｒ同期信号を論理“１”にしない限り、これが
通常の場合である。また、一時的デマンドパラメ
ータがプログラムされ、第８データビツドが論理
“０”となつてデマンドモードを示すと、ノアゲ
ート１９０Ｂは論理“１”信号を与え、従つてノ
アゲート１９０Ａの出力は論理“０”となる。最
後に、もし永久的デマンドパラメータがプログラ
ムされ、第８データビツトが論理“０”となつて
デマンドモードを示すと、ラツチ１９０Ｃがリセ
ツトされ、その出力を論理“０”とする。する
と今度はこれがノアゲート１９０Ａの出力を論理
“０”とする。 永久的デマンド特徴のプログラミングは、事実
上半永久的状態にすぎず、即ちそれはリードスイ
ツチが閉である間だけ続くものであるが、その他
のパラメータの永久的プログラミングはそれらが
その後に変更されるまで続く点に注意すべきであ
る。 第６図Ｍに示すリードスイツチ論理１５９を参
照すると、ラツチ１５９Ａとインバータ１５９Ｂ
が具えられている。リードスイツチ４６が開であ
れば通常は論理“０”であり、リードスイツチ４
６が閉であれば論理“１”であるリードスイツチ
信号はラツチ１５９Ａのデータ入力へ印加され、
インバータ１５９Ｂを通つてラツチ１５９Ａのリ
セツト入力へ印加される。リードスイツチ論理１
５９Ａへのクロツク入力はブランク論理１６９の
インバータ１６９Ｆの出力へ結合される。従つて
リードスイツチラツチ１５９Ａは、刺激パルスが
与えられる度毎に、又は自然の心博動が検知され
る度毎にクロツクされる。もしリードスイツチ４
６が閉じると、ラツチ１５９Ａはセツト状態にク
ロツクされ、そのＱ出力を論理“１”にし、その
Ｑ出力を論理“０”にし、もしリードスイツチ４
６が開いていると、ラツチ１５９Ａはインバータ
１５９Ｂを通して直ちにリセツトされる。

【図面の簡単な説明】

第１図は、プログラマおよび植込み型心臓ペー
スメーカパルス発生器のシステム全体を示す。第
２図は、プログラマからパルス発生器へ与えられ
る符号の種類を示す。第３図は１プログラミング
語とその各種部分をブロツク形成で示す。第４図
は本実施例のデジタル回路部分とアナログ回路部
分間の相互接続図およびこれら２部分間に与えら
れる各種信号を示す。第５図は、第５Ａ，Ｂおよ
びＣ図の配置を示し、第５Ａ，ＢおよびＣ図は本
発明のデジタル回路部分をブロツク形成で示す。
第６図は、第６Ａ〜Ｎ図の配置を示し、第６Ａ〜
Ｎ図は本発明の更に詳しい回路図、デジタル回路
を示す。第５Ａ，Ｂ，Ｃ図において、１０４はカ
ウンタラツチ、１０６は２４へのリセツト論理、
１０８はデータデコード論理、１１０は８段シフ
トレジスタ、１１４はアクセス符号チエツク、１
１６は13段シフトレジスタ、１２２は誤り検査論
理、１２４はパリテイ検査論理、１３４は禁止論
理、１３２は一時的メモリ、１２０はタイムアウ
ト論理、１２６はリセツト論理、１２８は書き込
みラツチ、１３６はメモリストローブ、１３０は
テストラツチ、１４２は禁止デコード論理、１４
０はメモリ、１３８はパラメータデコード論理、
１５７はパルス幅デコード論理、１７２はレート
デコード論理、１７４はヒステリシス論理、１９
０はデマンド論理、１５２は高速カウンタ、１５
４は低速クロツク論理、１６０は閾値検査論理、
１８２はヒステリシスゲート、１５６は低速カウ
ンタ、１５９はリードスイツチ論理、１８８は検
孔パルス論理、１６２は電池ラツチ、１６６はオ
ーバーフロー論理、１８４は事前再同期論理、１
８７は事後再同期論理、１６４は再充電論理、１
８０はデジタルレート制限論理、１６９はブラン
ク論理、１６８は不応論理、１７０は復帰センス
リセツト論理。

Claims (1)

1. 【特許請求の範囲】 １ 医療装置の動作条件に影響を与え遠隔的にそ
   こに印加されるプログラム信号を受入れ、記憶す
   るプログラム記憶手段を具えるプログラム可能植
   込み型医療装置において、動作条件の１つは前記
   医療装置の動作を禁止することであり、プログラ
   ミング信号に応答し、禁止条件を与えるプログラ
   ミング信号の受信及び受入れにより禁止条件信号
   を与えるプログラム受信手段と、禁止条件信号に
   応答し、前記医療装置の動作を禁止させる禁止制
   御手段と、及び一定の時間の経過後前記禁止条件
   信号の供給を終了させるタイミング手段とによつ
   て特徴づけられたデジタル心臓ペースメーカ。 ２ 体組織に結合されるのに適合した出力端子に
   刺激パルスを提供するパルス発生手段を具え、前
   記禁止条件プログラム受信信号ではない前記プロ
   グラム受信手段の信号に応答して制御信号を与
   え、前記刺激パルスの供給を制御する発振器手
   段、及び前記制御信号に応答し、前記刺激信号を
   発生させる出力手段とを具備することを特徴とす
   る前記特許請求の範囲第１項記載のデジタル心臓
   ペースメーカ。