JPH0336449B2 - - Google Patents
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- JPH0336449B2 JPH0336449B2 JP59027325A JP2732584A JPH0336449B2 JP H0336449 B2 JPH0336449 B2 JP H0336449B2 JP 59027325 A JP59027325 A JP 59027325A JP 2732584 A JP2732584 A JP 2732584A JP H0336449 B2 JPH0336449 B2 JP H0336449B2
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Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、半導体集積回路装置に関し、特にプ
ルアツプ回路またはプルダウン回路を有する入力
回路を備え、入力信号のしきい値レベルが該プル
アツプ回路またはプルダウン回路の電気的特性の
影響を受けないようにした半導体集積回路装置に
関する。DETAILED DESCRIPTION OF THE INVENTION (Technical Field of the Invention) The present invention relates to a semiconductor integrated circuit device, and particularly to a semiconductor integrated circuit device, which includes an input circuit having a pull-up circuit or a pull-down circuit, and in which the threshold level of an input signal is set to a level higher than that of the pull-up circuit or pull-down circuit. The present invention relates to a semiconductor integrated circuit device which is not affected by the electrical characteristics of the semiconductor integrated circuit device.
（技術の背景）
一般に、半導体集積回路装置（以下単にIC装
置と称する）の入力回路においては例えば入力端
子が開放状態となつた場合に内部回路に所定レベ
ルの電圧を与える等の目的でプルアツプ回路また
はプルダウン回路が設けられている。このような
入力回路にはさらに静電気等に対して回路を保護
するための保護回路が設けられている。入力回路
に付加されたこれらの付属回路はIC装置の内部
回路の本来の動作には不必要なものが多く、した
がつてこれらの付属回路がIC装置の内部回路の
本来の動作に影響を及ぼさないようにすると共に
IC装置の集積度を低下させることがないように
することが必要とされる。(Technical background) In general, in the input circuit of a semiconductor integrated circuit device (hereinafter simply referred to as an IC device), a pull-up circuit is installed for the purpose of applying a predetermined level of voltage to the internal circuit when the input terminal becomes open. Or a pull-down circuit is provided. Such an input circuit is further provided with a protection circuit for protecting the circuit against static electricity and the like. Many of these auxiliary circuits added to the input circuit are unnecessary for the original operation of the IC device's internal circuits, and therefore these auxiliary circuits do not affect the original operation of the IC device's internal circuits. In addition to making sure that there is no
It is necessary to avoid reducing the degree of integration of IC devices.
（従来技術と問題点）
第１図は、従来形のIC装置に用いられている
入力回路を示す。同図において、Ｑ１は内部回路
の入力トランジスタであり、ｒは入力保護抵抗、
Ｒは入力トランジスタＱ１のゲートａと電源Vcc
との間に接続されたプルアツプ抵抗である。ま
た、ＡはIC装置の入力端子である。なお、プル
アツプ抵抗Ｒは例えば入力トランジスタＱ１と同
様のMISトランジスタによつて構成される。(Prior Art and Problems) FIG. 1 shows an input circuit used in a conventional IC device. In the figure, Q1 is an input transistor of the internal circuit, r is an input protection resistor,
R is the gate a of the input transistor Q1 and the power supply Vcc
This is a pull-up resistor connected between Further, A is an input terminal of the IC device. Note that the pull-up resistor R is configured by, for example, an MIS transistor similar to the input transistor Q1.
第１図の回路においては、入力保護抵抗ｒは
IC装置の入力端子Ａに静電気による過電圧が印
加された場合および該入力端子Ａが直接接地され
た場合等に入力トランジスタＱ１およびプルアツ
プ抵抗Ｒ等を保護するものである。また、プルア
ツプ抵抗Ｒは入力端子Ａが開放状態の場合にIC
装置の内部回路に所定の論理レベルの電圧を与
え、あるいはIC装置前段の回路の負荷回路とし
て作用するものである。 In the circuit shown in Figure 1, the input protection resistance r is
This protects the input transistor Q1, pull-up resistor R, etc. when an overvoltage due to static electricity is applied to the input terminal A of the IC device or when the input terminal A is directly grounded. In addition, the pull-up resistor R is connected to the IC when input terminal A is open.
It applies a voltage at a predetermined logic level to the internal circuits of the device, or acts as a load circuit for the circuits in front of the IC device.
ところが、第１図の従来形の回路においては、
入力端子Ａの電圧をVAとする入力トランジスタ
Ｑ１のゲートａの電圧Vaは
Va＝VA＋ｒ／Ｒ＋ｒ（VCC−VA）
となり、入力端子Ａの電圧VAが電源電圧VCCより
小さい場合には常にゲート電圧Vaが入力電圧VA
より大きくなつてしまう。そして、電圧VaとVA
との電位差は電源電圧VCCの値に応じて変化す
る。このため、従来形の回路においては入力しき
い値電圧が電源電圧VCCおよび各抵抗Ｒ，ｒの値
に応じて変動しかつ入力信号が低ゲートの場合に
おける電圧マージンが少なくなりいわゆるVIL特
性が悪化するという不都合があつた。 However, in the conventional circuit shown in Figure 1,
The voltage V a at the gate a of input transistor Q1, where the voltage at input terminal A is V A, is V a = V A +r/R+r (V CC - V A ), and the voltage V A at input terminal A is equal to the power supply voltage V CC The gate voltage V a is always smaller than the input voltage V A
It gets bigger. And the voltages V a and V A
The potential difference between the two voltages changes depending on the value of the power supply voltage V CC . For this reason, in conventional circuits, the input threshold voltage fluctuates depending on the power supply voltage V CC and the values of the resistors R and r, and the voltage margin decreases when the input signal is a low gate, so-called V IL characteristics. There was an inconvenience that the situation worsened.
（発明の目的）
本発明の目的は、前述の従来形における問題点
に鑑み、IC装置の入力回路において、IC装置の
入力端子と内部回路の入力端子の間に入力保護抵
抗を接続すると共にIC装置の入力端子と電源ま
たはグランド間にプルアツプ回路またはプルダウ
ン回路を接続するという構想に基づき、電源電圧
等の影響によつてIC装置の入力電圧と内部回路
への入力電圧との間に電位差が生じることを防止
すると共に、電源電圧の影響により入力しきい値
電圧が変動することを防止して雑音等による内部
回路の電圧マージンの悪化を防止することにあ
る。(Objective of the Invention) In view of the problems with the conventional type described above, an object of the present invention is to connect an input protection resistor between the input terminal of the IC device and the input terminal of the internal circuit in the input circuit of the IC device, and to Based on the concept of connecting a pull-up circuit or pull-down circuit between the input terminal of the device and the power supply or ground, a potential difference occurs between the input voltage of the IC device and the input voltage to the internal circuit due to the influence of the power supply voltage, etc. The purpose of the present invention is to prevent the voltage margin of the internal circuit from deteriorating due to noise or the like by preventing the input threshold voltage from changing due to the influence of the power supply voltage.
（発明の構成）
そしてこの目的は、本発明によれば、入力端子
と入力トランジスタの信号入力用電極との間に接
続された第１の抵抗回路、および該入力端子と電
源間に接続されたプルアツプ用またはプルダウン
用の第２の抵抗回路を有する入力回路を半導体チ
ツプ内に具備する半導体集積回路装置を提供する
ことによつて達成される。(Structure of the Invention) According to the present invention, this object includes a first resistance circuit connected between an input terminal and a signal input electrode of an input transistor, and a first resistance circuit connected between the input terminal and a power supply. This is achieved by providing a semiconductor integrated circuit device that includes an input circuit in a semiconductor chip that has a second resistor circuit for pull-up or pull-down.
（発明の実施例）
以下、図面により本発明の実施例を説明する。
第２図は、本発明の１実施例に係わるIC装置に
用いられる入力回路を示す。同図の入力回路にお
いては、内部回路の入力トランジスタＱ１のゲー
トａとIC装置の入力端子Ａとの間に入力保護抵
抗ｒが接続されている点は第１図の回路と同じで
ある。第２図の回路が第１図の回路と異なる点
は、プルアツプ抵抗が例えばMISトランジスタに
よつて構成される抵抗Ｒとこの抵抗Ｒに直列接続
された保護抵抗r′とによつて構成されており、し
かもこのようなプルアツプ抵抗はトランジスタＱ
１のゲートａではなくIC装置の入力端子Ａと電
源VCCとの間に接続されている点である。ここ
で、低抗r′はMISトランジスタ等によつて構成さ
れる抵抗Ｒを保護するための抵抗であり、その抵
抗値は例えば入力保護抵抗ｒと同じ値にされる。
第２図の回路においては、IC装置の入力端子Ａ
による例えば静電気による過電圧が印加された場
合にはプルアツプ抵抗Ｒおよび各保護抵抗r′，ｒ
によつて入力トランジスタＱ１等が保護され、入
力端子Ａが例えばグランドに短絡された場合には
抵抗r′によつて抵抗Ｒの破壊が防止される。(Embodiments of the invention) Hereinafter, embodiments of the invention will be described with reference to the drawings.
FIG. 2 shows an input circuit used in an IC device according to one embodiment of the present invention. The input circuit shown in FIG. 1 is the same as the circuit shown in FIG. 1 in that an input protection resistor r is connected between the gate a of the input transistor Q1 of the internal circuit and the input terminal A of the IC device. The circuit in FIG. 2 differs from the circuit in FIG. 1 in that the pull-up resistor is composed of a resistor R made up of, for example, an MIS transistor and a protection resistor r' connected in series with this resistor R. Moreover, such a pull-up resistor is connected to transistor Q.
1 is connected between the input terminal A of the IC device and the power supply V CC instead of the gate a of the IC device. Here, the low resistor r' is a resistor for protecting the resistor R constituted by an MIS transistor or the like, and its resistance value is made, for example, the same value as the input protection resistor r.
In the circuit shown in Figure 2, input terminal A of the IC device
For example, when an overvoltage due to static electricity is applied, the pull-up resistor R and each protective resistor r', r
The input transistor Q1 and the like are protected by the resistor r', and when the input terminal A is short-circuited to ground, for example, the resistor R is prevented from being destroyed.
そして、第２図の回路においては、通常動作時
等にIC装置の入力端子Ａの電位VAと入力トラン
ジスタＱ１のゲートａの電位Aaとが常に同一と
なり、電源VCCの変動および各抵抗Ｒ，r′，ｒの
大きさ等によつてトランジスタＱ１のゲート電圧
Vaが影響を受けることはない。 In the circuit shown in Fig. 2, during normal operation, etc., the potential V A at the input terminal A of the IC device and the potential A a at the gate a of the input transistor Q1 are always the same, and fluctuations in the power supply V CC and each resistance The gate voltage of transistor Q1 depends on the size of R, r', r, etc.
V a is not affected.
第３図は、本発明の他の実施例に係わるIC装
置に用いられている入力回路の構成を示す。同図
の回路においては、第２図の回路におけるプルア
ツプ抵抗Ｒおよびr′がプルダウン抵抗として用い
られる。すなわち、第３図の回路においては、
MISトランジスタ等によつて構成される抵抗Ｒと
この抵抗Ｒを保護するための抵抗r′との直列回路
がプルダウン抵抗として入力端子Ａとグランド間
に接続されている。その他の部分は第２図の回路
と同じであり同一参照符号で示されている。 FIG. 3 shows the configuration of an input circuit used in an IC device according to another embodiment of the present invention. In the circuit of the same figure, the pull-up resistors R and r' in the circuit of FIG. 2 are used as pull-down resistors. That is, in the circuit of Fig. 3,
A series circuit of a resistor R constituted by an MIS transistor or the like and a resistor r' for protecting the resistor R is connected between the input terminal A and ground as a pull-down resistor. Other parts are the same as the circuit of FIG. 2 and are designated by the same reference numerals.
第３図の回路においても、第２図の回路と同様
に抵抗ｒおよびr′によつて入力端子Ａに静電気等
による過電圧等が印加された場合および入力端子
Ａが例えば電源VCCと短絡された場合等にも入力
トランジスタＱ１および抵抗Ｒの破壊が防止され
る。そして、第３図の回路においても入力保護抵
抗ｒとプルダウン回路における保護抵抗r′の抵抗
値は例えば同じ値とされる。なお、第３図の回路
においても入力端子Ａの電位VAと入力トランジ
スタＱ１のゲートａの電位Vaとが電源VCCあるい
は各抵抗Ｒ，r′，ｒの値等の影響を受けることな
く等しくなることは明らかである。 Similarly to the circuit shown in Fig. 2, in the circuit shown in Fig. 3, when an overvoltage due to static electricity or the like is applied to input terminal A through resistors r and r', or when input terminal A is short-circuited to, for example, the power supply V CC . Destruction of the input transistor Q1 and the resistor R is also prevented even in such a case. Also in the circuit of FIG. 3, the resistance values of the input protection resistor r and the protection resistor r' in the pull-down circuit are, for example, the same value. Furthermore, in the circuit shown in Fig. 3, the potential V A of the input terminal A and the potential V a of the gate a of the input transistor Q1 are not affected by the power supply V CC or the values of the resistors R, r', r, etc. It is clear that they are equal.
第４図は、第２図または第３図の入力回路の半
導体チツプ上における構造を示す。同図におい
て、１は入力端子Ａのボンデイングパツドであ
り、例えばアルミニウム等の導電層によつて形成
されている。２および３は、それぞれ入力保護抵
抗ｒおよびプルアツプ回路またはプルダウン回路
の保護抵抗r′を形成する例えばN+型の拡散層で
あり、該拡散層は図示しない例えばＰ型の半導体
基板上に形成されている。４はボンデイングパツ
ド１と各抵抗２および３を形成するN+型拡散層
とを電気的に結合するためのメタルコンタクトホ
ールである。また、５および６はそれぞれ各抵抗
２および３とメタルコンタクトホール７および８
によつて電気的に接続されたアルミ配線層であ
る。 FIG. 4 shows the structure of the input circuit of FIG. 2 or 3 on a semiconductor chip. In the figure, reference numeral 1 denotes a bonding pad for an input terminal A, which is formed of a conductive layer such as aluminum. 2 and 3 are, for example, N + type diffusion layers that form the input protection resistor r and the pull-up circuit or pull-down circuit protective resistor r', respectively, and the diffusion layers are formed on, for example, a P-type semiconductor substrate (not shown). ing. Reference numeral 4 denotes a metal contact hole for electrically coupling the bonding pad 1 and the N + type diffusion layer forming each resistor 2 and 3. Further, 5 and 6 are the respective resistors 2 and 3 and metal contact holes 7 and 8.
This is an aluminum wiring layer electrically connected by.
第４図の構成においては、各N+型拡散層２お
よび３がボンデイングパツド１をはさみ互いに隣
接することなく配置されているので、各拡散層２
および３の抵抗値ｒおよびr′の値が大幅に異なる
等の理由により各拡散層２および３の電位分布が
大幅に異なる場合等にも放電等の現象によつて静
電気耐量が低下することが少ない。 In the configuration shown in FIG. 4, each of the N + type diffusion layers 2 and 3 is arranged with the bonding pad 1 in between, but not adjacent to each other.
If the potential distribution of each diffusion layer 2 and 3 is significantly different due to a large difference in the resistance values r and r' of 3 and 3, the electrostatic withstand capacity may decrease due to phenomena such as discharge. few.
第５図は、第２図または第３図の入力回路の半
導体チツプ上における構造の他の例を示す。同図
において、１１はボンデイングパツドでありアル
ミニウム等の導電層によつて形成されている。 FIG. 5 shows another example of the structure of the input circuit of FIG. 2 or 3 on a semiconductor chip. In the figure, reference numeral 11 denotes a bonding pad, which is made of a conductive layer of aluminum or the like.
１２および１３はそれぞれ入力保護抵抗ｒおよ
びプルアツプ回路またはプルダウン回路の保護抵
抗r′を形成するN+型拡散層であり、これらは例
えばＰ型半導体基板上に形成されている。１４は
ボンデイングパツド１１と各N+型拡散層１２お
よび１３の一端とを電気的に接続するためのメタ
ルコンタクトホールである。１９はプルアツプ抵
抗またはプルダウン抵抗Ｒを形成するためのMIS
トランジスタである。このMISトランジスタ１９
は、N+型拡散層２０および２１をそれぞれドレ
インおよびソースとしこれらの各N+型拡散層２
０および２１の間のチヤンネル領域上に図示しな
い絶縁膜を介して形成された多結晶シリコン層２
２をゲートとして形成されている。そして、MIS
トランジスタ１９の多結晶シリコン層２２すなわ
ちゲートとN+型拡散層２１すなわちソースとは、
アルミ配線層１６によつてプルアツプ回路または
プルダウン回路の保護抵抗を形成するN+型拡散
層１３と互いに接続されている。なお、１８，２
３，２４はこのような接続を行なうためのメタル
コンタクトホールである。なお、MISトランジス
タ１９のドレインを構成するN+型拡散層２０は
他のメタルコンタクトホール２５を介して電源線
またはグランド線を構成するアルミ配線層２６と
接続されている。 Reference numerals 12 and 13 denote N + type diffusion layers forming an input protection resistor r and a protection resistor r' of a pull-up circuit or a pull-down circuit, respectively, and these are formed, for example, on a P-type semiconductor substrate. Reference numeral 14 denotes a metal contact hole for electrically connecting the bonding pad 11 and one end of each N + type diffusion layer 12 and 13. 19 is MIS for forming pull-up resistor or pull-down resistor R
It is a transistor. This MIS transistor 19
The N + type diffusion layers 20 and 21 are respectively drain and source, and each of these N + type diffusion layers 2
A polycrystalline silicon layer 2 formed on the channel region between 0 and 21 with an insulating film (not shown) interposed therebetween.
2 as a gate. And M.I.S.
The polycrystalline silicon layer 22, ie, the gate, and the N + type diffusion layer 21, ie, the source of the transistor 19 are as follows.
The aluminum wiring layer 16 is connected to an N + type diffusion layer 13 forming a protective resistor of a pull-up circuit or a pull-down circuit. In addition, 18,2
3 and 24 are metal contact holes for making such connections. Note that the N + -type diffusion layer 20 that constitutes the drain of the MIS transistor 19 is connected via another metal contact hole 25 to an aluminum wiring layer 26 that constitutes a power supply line or a ground line.
２７は、IC装置の内部回路の入力トランジス
タであり、N+型拡散層２８および２９をそれぞ
れソースおよびドレインとし、これらの各N+型
拡散層２８および２９の間のチヤンネル領域上に
図示しない絶縁膜を介して形成された多結晶シリ
コン層３０をゲートとして形成されている。そし
て、該多結晶シリコン層３０すなわちゲートは入
力保護抵抗を形成するN+型拡散層１２とアルミ
配線層１５およびメタルコンタクトホール１７，
３５によつて接続されている。また、N+型拡散
層２８すなわちソースはグランド線を形成するア
ルミ配線層３２とメタルコンタクトホール３３に
よつて接続されている。 Reference numeral 27 designates an input transistor for the internal circuit of the IC device, which has N + type diffusion layers 28 and 29 as its source and drain, respectively, and an insulating layer (not shown) on the channel region between each of these N + type diffusion layers 28 and 29. It is formed using a polycrystalline silicon layer 30 formed through a film as a gate. The polycrystalline silicon layer 30, ie, the gate, includes an N + type diffusion layer 12 forming an input protection resistor, an aluminum wiring layer 15, and a metal contact hole 17.
35. Further, the N + type diffusion layer 28, that is, the source is connected to an aluminum wiring layer 32 forming a ground line through a metal contact hole 33.
第５図の構成においては、２つの保護抵抗を形
成する各々のN+型拡散層１２および１３のパタ
ーン形状をほぼ同じにし抵抗値がほぼ等しくなる
ようにすることによつて各拡散層１２および１３
上の電位分布を等しくし、もつてこれらの２つの
拡散層１２および１３を近接して配置することを
可能にしている。すなわち、各拡散層１２および
１３の電位分布をほぼ等しくすることによりある
いは各拡散層１２および１３の隣り合う部分の電
位差を小さくすることにより、これらの拡散層１
２および１３を近接して配置することを可能に
し、入力回路の半導体チツプ上における占有面積
をより小なくすることができるようになる。 In the configuration shown in FIG. 5, the pattern shapes of the N + type diffusion layers 12 and 13 forming the two protective resistors are made almost the same, and the resistance values are made almost equal. 13
This makes it possible to equalize the upper potential distribution and to arrange these two diffusion layers 12 and 13 close to each other. That is, by making the potential distribution of each diffusion layer 12 and 13 approximately equal or by reducing the potential difference between adjacent portions of each diffusion layer 12 and 13, these diffusion layers 1
2 and 13 can be placed close to each other, and the area occupied by the input circuit on the semiconductor chip can be further reduced.
すなわち、第４図の構造を有する入力回路を複
数個半導体チツプ上に配置する場合には、第６図
に示すように、各入力回路間に所定の距離Ｌをと
ることにより隣接するN+型拡散層２および３の
間の静電気を所定値以上に保つ必要がある。 That is, when a plurality of input circuits having the structure shown in FIG. 4 are arranged on a semiconductor chip, a predetermined distance L is set between each input circuit as shown in FIG . It is necessary to maintain the static electricity between the diffusion layers 2 and 3 at a predetermined value or higher.
これに対して、第５図の構造を用いた場合に
は、第７図に示すように、隣接する入力回路の
N+型拡散層１２および１３の間の距離を所定値
Ｌ以上に保てばよいから各入力回路をより近接し
てて配置することが可能であり、半導体チツプ上
の領域を有効に利用しかつIC装置の集積度をよ
り高めることが可能になる。 On the other hand, when using the structure shown in FIG. 5, as shown in FIG.
Since it is only necessary to maintain the distance between the N + type diffusion layers 12 and 13 at a predetermined value L or more, each input circuit can be placed closer to each other, and the area on the semiconductor chip can be used effectively. Moreover, it becomes possible to further increase the degree of integration of the IC device.
（発明の効果）
このように、本発明によれば、入力回路のプル
アツプ抵抗またはプルダウン抵抗をIC装置の入
力端子と電源またはグランド間に接続するように
したから、IC装置の入力端子に印加される信号
のレベルが入力保護抵抗、プルアツプ回路および
電源電圧等によつて変動することがなくなりIC
装置の入力電圧マージンの低下が防止される。ま
た、プルアツプ回路またはプルダウン回路に保護
抵抗を挿入し、この保護抵抗の抵抗値を入力端子
と内部回路の入力端子との間に挿入された入力保
護抵抗の抵抗値と等しくすることにより、さらら
の各保護抵抗を半導体基板上に互いに近接して配
置することが可能になりIC装置の集積度を向上
させることができる。(Effects of the Invention) As described above, according to the present invention, since the pull-up resistor or pull-down resistor of the input circuit is connected between the input terminal of the IC device and the power supply or ground, no voltage is applied to the input terminal of the IC device. IC
A decrease in the input voltage margin of the device is prevented. In addition, by inserting a protection resistor in the pull-up circuit or pull-down circuit and making the resistance value of this protection resistor equal to the resistance value of the input protection resistor inserted between the input terminal and the input terminal of the internal circuit, It is possible to arrange each protection resistor close to each other on the semiconductor substrate, and the degree of integration of the IC device can be improved.
第１図は従来形のIC装置に用いられている入
力回路の構成を示す電気回路図、第２図および第
３図はそれぞれ本発明の実施例にかかわるIC装
置における入力回路を示す電気回路図、第４図お
よび第５図は第２図および第３図の回路の半導体
チツプ上におけるレイアウトを示す平面図、そし
て第６図または第７図はそれぞれ第４図および第
５図の構造を有する入力回路等を数個配置する場
合におけるレイアウトを示す平面図である。
９……入力トランジスタ、Ｒ……プルアツプま
たはプルダウン抵抗、ｒ……入力保護抵抗、r′…
…プルアツプ回路または回路用保護抵抗、１，１
１……ボンデイングパツド、２，３，１２，１
３，２０，２１，２８，２９……N+型拡散層、
４，７，８，１４，１７，１８，２３，２４，２
５，３１，３３……メタルコンタクトホール、
５，６，１５，１６，２６，３２……アルミ配線
層、１９，２７……MISトランジスタ、２２，３
０……多結晶シリコン層。
FIG. 1 is an electrical circuit diagram showing the configuration of an input circuit used in a conventional IC device, and FIGS. 2 and 3 are electrical circuit diagrams showing the input circuit in an IC device according to an embodiment of the present invention. , FIGS. 4 and 5 are plan views showing the layout of the circuits shown in FIGS. 2 and 3 on a semiconductor chip, and FIGS. 6 and 7 have the structures shown in FIGS. 4 and 5, respectively. FIG. 3 is a plan view showing a layout when several input circuits and the like are arranged. 9...Input transistor, R...Pull-up or pull-down resistor, r...Input protection resistor, r'...
...Pull-up circuit or circuit protection resistor, 1,1
1... Bonding pad, 2, 3, 12, 1
3, 20, 21, 28, 29...N + type diffusion layer,
4,7,8,14,17,18,23,24,2
5, 31, 33...metal contact hole,
5, 6, 15, 16, 26, 32... Aluminum wiring layer, 19, 27... MIS transistor, 22, 3
0...Polycrystalline silicon layer.
Claims (1)
イングパツド１との間に設けられた入力回路とを
有してなり、半導体チツプ内に形成された半導体
集積回路装置において、 前記ボンデイングパツド１は、プルアツプ用ま
たはプルダウン用の第１の抵抗回路１３，r′およ
び第２の抵抗回路１９を介して所定の電源と接続
し、 前記ボンデイングパツド１は、また、第３の抵
抗回路１２，ｒを介して前記入力用トランジスタ
２７の制御端子３０と接続し、 前記第２の抵抗回路１９は、直列接続された
MISトランジスタのドレイン・ソース間の抵抗を
利用して構成されたMIS抵抗であり、 前記第１の抵抗回路１３，r′および前記第２の
抵抗回路１２，ｒは、略同一の抵抗値を有し、前
記ボンデイングパツド１の一方の側に並行に配置
された拡散抵抗パターンによつて形成されること
を特徴とする半導体集積回路装置。 ２ 入力用トランジスタ２７と、 該入力用トランジスタ２７と入力端子のボンデ
イングパツド１との間に設けられた入力回路とを
有してなり、半導体チツプ内に形成された半導体
集積回路装置において、 前記ボンデイングパツド１は、プルアツプ用ま
たはプルダウン用の第１の抵抗回路１３，r′およ
び第２の抵抗回路１９を介して所定の電源と接続
し、 前記ボンデイングパツド１は、また、第３の抵
抗回路１２，ｒを介して前記入力用トランジスタ
２７の制御端子３０と接続し、 前記第２の抵抗回路１９は、直列接続された
MISトランジスタのドレイン・ソース間の抵抗を
利用して構成されたMIS抵抗であり、 前記第１の抵抗回路１３，r′および前記第２の
抵抗回路１２，ｒは、前記ボンデイングパツド１
をはさんで配置された拡散抵抗パターンによつて
形成されることを特徴とする半導体集積回路装
置。[Claims] 1. A semiconductor device formed in a semiconductor chip, comprising an input transistor 27 and an input circuit provided between the input transistor 27 and the bonding pad 1 of the input terminal. In the integrated circuit device, the bonding pad 1 is connected to a predetermined power source via a first resistance circuit 13, r' and a second resistance circuit 19 for pull-up or pull-down, and the bonding pad 1 , is also connected to the control terminal 30 of the input transistor 27 via the third resistance circuit 12, r, and the second resistance circuit 19 is connected in series.
The MIS resistor is configured using a resistance between the drain and source of an MIS transistor, and the first resistor circuit 13, r' and the second resistor circuit 12, r have approximately the same resistance value. A semiconductor integrated circuit device characterized in that the semiconductor integrated circuit device is formed by a diffused resistance pattern arranged in parallel on one side of the bonding pad 1. 2. A semiconductor integrated circuit device formed in a semiconductor chip, comprising an input transistor 27 and an input circuit provided between the input transistor 27 and the input terminal bonding pad 1, The bonding pad 1 is connected to a predetermined power supply via a first resistor circuit 13, r' and a second resistor circuit 19 for pull-up or pull-down. The second resistor circuit 19 is connected to the control terminal 30 of the input transistor 27 via the resistor circuit 12, r, and the second resistor circuit 19 is connected in series.
It is an MIS resistor configured using a resistance between the drain and source of an MIS transistor, and the first resistor circuit 13, r' and the second resistor circuit 12, r are connected to the bonding pad 1.
1. A semiconductor integrated circuit device characterized in that it is formed by diffused resistor patterns arranged across a semiconductor integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027325A JPS60172817A (en) | 1984-02-17 | 1984-02-17 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027325A JPS60172817A (en) | 1984-02-17 | 1984-02-17 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60172817A JPS60172817A (en) | 1985-09-06 |
| JPH0336449B2 true JPH0336449B2 (en) | 1991-05-31 |
Family
ID=12217920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027325A Granted JPS60172817A (en) | 1984-02-17 | 1984-02-17 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60172817A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5407852B2 (en) * | 2009-12-25 | 2014-02-05 | アイシン・エィ・ダブリュ株式会社 | electric circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550422A (en) * | 1978-10-04 | 1980-04-12 | Caterpillar Tractor Co | Metal treating method |
-
1984
- 1984-02-17 JP JP59027325A patent/JPS60172817A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550422A (en) * | 1978-10-04 | 1980-04-12 | Caterpillar Tractor Co | Metal treating method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60172817A (en) | 1985-09-06 |
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