JPH03293739A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH03293739A JPH03293739A JP9504390A JP9504390A JPH03293739A JP H03293739 A JPH03293739 A JP H03293739A JP 9504390 A JP9504390 A JP 9504390A JP 9504390 A JP9504390 A JP 9504390A JP H03293739 A JPH03293739 A JP H03293739A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor device
- semiconductor chip
- pads
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 239000000758 substrate Substances 0.000 claims description 41
- 238000012360 testing method Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000007689 inspection Methods 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Landscapes
- Wire Bonding (AREA)
Abstract
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
本発明はＴ Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）方式により製造される半導体装置に
関するもので、特に出力端子数の多いもの、実装面積が
少ないもの等に使用されるものである。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention is based on T A B (Tape Automated
The present invention relates to a semiconductor device manufactured by a bonding method, and is particularly used for devices with a large number of output terminals, devices with a small mounting area, etc.
（従来の技術）
従来、ＴＡＢ方式により製造された半導体装置では、例
えば第１０図に示すように、出力端子１１、１１．・・
・は、半導体チップ１２の一辺から平面的に延在してお
り、又その一辺から延在した出力端子１１．１１．・・
・は、互いに平行に配置されている。(Prior Art) Conventionally, in a semiconductor device manufactured by the TAB method, output terminals 11, 11 .・・・
* extend in a plane from one side of the semiconductor chip 12, and output terminals 11, 11, .・・・
・are arranged parallel to each other.
即ち、出力端子１１．１１．・・・は、テープ（基板）
１３の端のみから取られていた。ここで、１４は配線で
ある。That is, output terminals 11.11. ... is tape (substrate)
It was taken only from the end of 13. Here, 14 is a wiring.
しかしながら、近年における半導体チップの高集積化に
より、出力パッド数が増加し、これにより必然的に出力
端子１１．１１．・・・数が増加してきた。この際、同
一のテープ幅Ｗにおいて出力端子１１、１１．・・・数
を増やしていくと、当然に出力端子１１、１１．・・・
の間隔を狭くしていかなければならない。ここで、半導
体装置を基板等に実装するときの実装方法、装置、工程
等により、その実装が可能な半導体装置の出力端子１１
．１１．・・・の間隔には限界がある。即ち、ある程度
出力端子１１．１１．・、。However, due to the high integration of semiconductor chips in recent years, the number of output pads has increased, which inevitably results in the output terminals 11, 11, 11, 11, 11, 11, 11, 11, 11, 11, 11, 11, 11, 11, 11, 11, 11, 11, 11, 11, 12, 12, 12, 12, 32, 32, 32, 44, 44, 46, 44, 40, 40, etc. ...The number has been increasing. At this time, the output terminals 11, 11 . ...As you increase the number of output terminals 11, 11 . ...
We must narrow the distance between them. Here, the output terminal 11 of the semiconductor device that can be mounted depending on the mounting method, device, process, etc. when mounting the semiconductor device on a substrate etc.
．． 11. There is a limit to the interval between... That is, to some extent the output terminals 11.11.・、.
数が増加してくると実装が事実上不可能となる欠点があ
る。The drawback is that implementation becomes virtually impossible as the number increases.
なお、現在、量産性に向くリフロー実装（ｖｐｓ、赤外
線リフロー）の場合、実装可能な出力端子１１．１１．
・・・の間隔は０．６５ｍｍ程度までである。また、こ
れよりその間隔が狭いものについては、量産性に向かな
い単体−個又は−辺実装のパルスヒータ加熱法が使用さ
れるが、これでも実装可能な出力端子１１．１１．・・
・の間隔はＱ、３ｍｍ程度である。Currently, in the case of reflow mounting (VPS, infrared reflow) suitable for mass production, there are output terminals 11.11.
... is up to about 0.65 mm. In addition, for devices whose spacing is narrower than this, a single unit or side mounting pulse heater heating method is used, which is not suitable for mass production, but output terminals 11.11.・・・
The distance between * is Q, approximately 3 mm.
一方、半導体チップ１２の出力パッド間隔に対し、それ
を配線１４によりテープ１３上で引き伸ばして実装可能
な出力端子１１．１１．・・・の間隔まで広げているが
、その配線領域が実装面積の大半を占めており、これに
より実装面積が大きく （実装密度［ｐｉｎ（端子）数
／テープ面積］が小さく）なっている。On the other hand, output terminals 11, 11, . ..., but the wiring area occupies most of the mounting area, resulting in a large mounting area (small packaging density [number of pins/tape area]).
また、出力端子１１．１１．・・・の間隔が狭くなり過
ぎると、半導体チップ１２搭載後の試験について、従来
のソケットタイプのものでは出力端子１１゜１１、・・
・との接触がとれなくなり、結果として試験することが
できなくなる欠点がある。In addition, output terminals 11.11. If the distance between... becomes too narrow, the output terminals 11°, 11, .
・There is a disadvantage that it becomes impossible to make contact with the tester and, as a result, it becomes impossible to test.
なお、従来の半導体装置の最終形状について、その断面
構造を第１１図に示しておく。Incidentally, the cross-sectional structure of the final shape of the conventional semiconductor device is shown in FIG.
（発明が解決しようとする課題）
このように、従来、ＴＡＢ方式により製造される半導体
装置では、その出力端子が基板の端のみから取られてい
た。このため、出力端子数の増加に伴い、必然的にこれ
ら出力端子の間隔を狭くしなければならす、その限界を
越えると実装が事実上不可能となり、又試験ができなく
なるという欠点があった。(Problems to be Solved by the Invention) As described above, in conventional semiconductor devices manufactured by the TAB method, output terminals have been taken only from the edges of the substrate. For this reason, as the number of output terminals increases, the interval between these output terminals must be narrowed, and if this limit is exceeded, it becomes virtually impossible to implement the device, and testing becomes impossible.
そこで、本発明は、ＴＡＢ方式により製造される半導体
装置において、その出力端子数が多くてもテープ幅を広
げることなく実装を可能とすることにより、実装密度の
向上を達成し、併せて半導体チップ搭載後の試験も容易
にすることができる半導体装置を提供することを目的と
する。SUMMARY OF THE INVENTION Therefore, the present invention achieves an improvement in packaging density by making it possible to mount a semiconductor device manufactured by the TAB method without increasing the tape width even if the number of output terminals is large. It is an object of the present invention to provide a semiconductor device that can be easily tested after being mounted.
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明の半導体装置は、基
板と、前記基板の中央部に搭載される半導体チップと、
前記基板の一方面に形成され、前記半導体チップに接続
されるパッドとを有する。[Structure of the Invention] (Means for Solving the Problem) In order to achieve the above object, a semiconductor device of the present invention includes a substrate, a semiconductor chip mounted in the center of the substrate,
and a pad formed on one side of the substrate and connected to the semiconductor chip.
また、基板と、前記基板の中央部に搭載される半導体チ
ップと、前記基板の一方面に形成される配線と、前記基
板の所定位置に設けられるスルーホールと、前記基板の
他方面に形成され、前記スルーホールを介して前記配線
により前記半導体チップに接続されるパッドとを有する
。The invention also includes a substrate, a semiconductor chip mounted in the center of the substrate, wiring formed on one side of the substrate, a through hole provided at a predetermined position on the substrate, and a semiconductor chip formed on the other side of the substrate. , and a pad connected to the semiconductor chip by the wiring via the through hole.
さらに、第１の基板と、前記第１の基板の中央部に搭載
される半導体チップと、前記第１の基板の一方面に形成
され、前記半導体チップに接続されるパッドと、前記パ
ッドに対応する位置に端子が固定され、かつ、前記第１
の基板と結合される第２の基板とを有する。Furthermore, a first substrate, a semiconductor chip mounted on a central portion of the first substrate, a pad formed on one side of the first substrate and connected to the semiconductor chip, and a pad corresponding to the pad. the terminal is fixed at the position where the first
and a second substrate to be combined with the second substrate.
また、前記パッドは、前記半導体チップの周囲に格子状
又は千鳥格子状に複数個配置されるものである。Further, a plurality of the pads are arranged around the semiconductor chip in a grid pattern or a staggered pattern.
（作用）
このような構成によれば、基板の一方面には、半導体チ
ップに接続されるパッドが形成されている。このため、
半導体装置のパッド数、即ち端子数を大幅に増やすこと
ができる。(Function) According to such a configuration, a pad connected to a semiconductor chip is formed on one side of the substrate. For this reason,
The number of pads, ie, the number of terminals, of a semiconductor device can be significantly increased.
また、基板の他方面には、スルーホールを介して半導体
チップに接続されるパッドが形成されている。即ち、半
導体装置のパッド数を大幅に増やすことができる。Furthermore, pads connected to the semiconductor chip via through holes are formed on the other surface of the substrate. That is, the number of pads in a semiconductor device can be significantly increased.
さらに、パッドが半導体チップを中心としてその周囲に
格子状となるように複数個配置されている。このため、
パッドの実装密度を向上させることができ、後の試験（
電気検査）においても、別に試験用のパッドを設ける必
要がなくなる。Further, a plurality of pads are arranged around the semiconductor chip in a grid pattern. For this reason,
The packing density of the pads can be improved, and later testing (
This also eliminates the need to provide a separate pad for testing (electrical inspection).
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。なお、この説明において、全図にわたり
共通の部分には共通の参照符号を付することにする。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings. In addition, in this description, common parts will be given common reference numerals throughout all the figures.
第１図は、本発明の一実施例に係わる半導体装置を示し
ている。ここで、同図は、半導体チップｌとフィルムキ
ャリアテープ２とを接続した後、出力端子形成前の状態
における配線パターンを示している。FIG. 1 shows a semiconductor device according to an embodiment of the present invention. Here, this figure shows the wiring pattern in a state after the semiconductor chip 1 and the film carrier tape 2 are connected and before output terminals are formed.
半導体チップ１はフィルムキャリアテープ（基板）２の
中央部の所定位置に搭載されている。A semiconductor chip 1 is mounted at a predetermined position in the center of a film carrier tape (substrate) 2.
また、半導体チップ１と出力パッド３，３．・・・とは
配線４，４．・・・により接続されている。ここで、出
力パッド３，３．・・・は、フィルムキャリアテープ２
の一方面の全体にわたって形成されている。Also, the semiconductor chip 1 and the output pads 3, 3 . ... means wiring 4, 4. It is connected by... Here, output pads 3, 3 . ... is film carrier tape 2
It is formed over the entirety of one side.
具体的には、出力パッド３，３．・・・は、半導体チッ
プｌを中心としてその周囲に格子状となるように形成さ
れている。Specifically, output pads 3, 3 . . . are formed in a grid pattern around the semiconductor chip l.
このような構成によれば、従来と同一の実装面積におい
て、半導体装置の出力パッド３゜３、・・・数（出力端
子数）を大幅に増やすことが可能となる。これは、実装
面積が広く、出力端子数か多くなる傾向にある近年の半
導体装置に大変効果的である。また、同一の実装面積に
おいて出力端子数が決められた場合、本実施例によって
出力端子間隔は従来よりも広くとれるため、実装が容易
になる。さらに、出力パッド３，３．・・・が半導体チ
ップ２を中心としてその周囲に格子状となるように配置
されている。このため、出力端子は、フィルムキャリア
テープ２の面内ならどこからでも取ることかでき、従来
（出力端子がフィルムキャリアテープ２の端のみから取
られている）よりも実装密度が向上する。また、半導体
チップ１とフィルムキャリアテープ２とを接続した後の
試験（電気検査）では、従来は出力端子相互の間隔が狭
いため、ソケットで接触を取ることが難しく、別にパッ
ド間隔が広くなるように試験用のパッドを設ける必要が
あり、フィルムキャリアテープ２上で無駄な面積を必要
とした。ところが、本発明は出力端子形成前の出力パッ
ド３，３．・・・を試験用のパッドとして使用できるた
め、別に試験用のパッドを必要とすることもない。According to such a configuration, it is possible to significantly increase the number of output pads 3.3, . This is very effective for semiconductor devices in recent years, which tend to have a large mounting area and a large number of output terminals. Further, when the number of output terminals is determined in the same mounting area, this embodiment allows the output terminal spacing to be wider than the conventional one, making the mounting easier. Furthermore, output pads 3, 3 . ... are arranged in a grid pattern around the semiconductor chip 2. Therefore, the output terminal can be taken out from anywhere within the plane of the film carrier tape 2, and the packaging density is improved compared to the conventional case (in which the output terminal is taken only from the edge of the film carrier tape 2). In addition, in the test (electrical inspection) after connecting the semiconductor chip 1 and the film carrier tape 2, conventionally, the spacing between the output terminals is narrow, making it difficult to make contact with a socket. It was necessary to provide a pad for testing on the film carrier tape 2, which required a wasted area on the film carrier tape 2. However, in the present invention, the output pads 3, 3 . ... can be used as a test pad, so there is no need for a separate test pad.
第２図乃至第６図は、出力端子形成後の本発明に係わる
半導体装置の断面図を示すものである。2 to 6 show cross-sectional views of the semiconductor device according to the present invention after output terminals are formed.
即ち、第２図に示す半導体装置は、出力端子形成工程で
、テープ（基板）２の一方面の全体にわたって形成され
た各出力パッド３．３．・・・に出力端子（例えばピン
）５を接着するという表面実装タイプのものである。な
お、出力端子５は、その長さを十分に長くすることによ
り、テープ２の一方面から他方面へ貫通するようにして
形成することも可能である。That is, in the semiconductor device shown in FIG. 2, each output pad 3, 3, . It is a surface mount type in which an output terminal (for example, a pin) 5 is glued to... Note that the output terminal 5 can also be formed so as to penetrate from one side of the tape 2 to the other side by making the length sufficiently long.
また、第３図に示す半導体装置は、出力端子形成工程で
、テープ（基板）２の一方面の全体にわたって形成され
た各出力パッド３，３．・・・に出力端子（例えばバン
プ）６を形成したものである。Further, the semiconductor device shown in FIG. 3 includes output pads 3, 3 . . . . an output terminal (for example, a bump) 6 is formed thereon.
さらに、第４図に示す半導体装置は、出力パッド３，３
．・が、テープ（基板）２の所定位置に設けられたスル
ーホールを介してその他方面に設けられたものである。Furthermore, the semiconductor device shown in FIG.
．． . is provided on the other side via a through hole provided at a predetermined position of the tape (substrate) 2.
なお、出力パッド３゜３、・・・に接続される出力端子
５としては、ピン、バンプ等を用いることができる。Note that pins, bumps, etc. can be used as the output terminals 5 connected to the output pads 3 3 , . . . .
また、第５図に示す半導体装置は、出力パッド３，３．
・・・が、テープ（基板）２の所定位置に設けられたス
ルーホールを介してその他方面に設けられると共に、出
力パッド３，３．・・・に接続される出力端子（ピン、
バンプ等）５が、テープ２の一方面から他方面へ貫通す
るようにして形成されたものである。Further, the semiconductor device shown in FIG. 5 has output pads 3, 3 .
... are provided in other directions via through holes provided at predetermined positions of the tape (substrate) 2, and the output pads 3, 3 . Output terminal (pin,
bumps, etc.) 5 are formed so as to penetrate from one side of the tape 2 to the other side.
第６図に示す半導体装置は、テープ（第１の基板）２の
一方面の全体にわたって形成された出力パッドの位置に
対応する所定位置に既に出力端子（ピン等）５が配置さ
れた基板（第２の基板）７を用意し、この基板７と、半
導体チップｌが搭載されたフィルムキャリアテープ２と
を結合するものである。The semiconductor device shown in FIG. 6 includes a substrate (a first substrate) on which output terminals (pins, etc.) 5 are already arranged at predetermined positions corresponding to the positions of output pads formed over the entirety of one side of a tape (first substrate) 2. A second substrate 7) is prepared, and this substrate 7 is bonded to the film carrier tape 2 on which the semiconductor chip 1 is mounted.
第７図（ａ）乃至（０）は本発明に係わる半導体装置の
製造工程の一例を示すものである。FIGS. 7(a) to 7(0) show an example of the manufacturing process of a semiconductor device according to the present invention.
即ち、フィルムキャリアテープ製造工程としては、同図
（ａ）乃至（ｆ）に示すように、まず、基材にパッチン
グを施した後、銅箔ラミネートを行う。また、フォトパ
ターン後にエツチングを施し、さらにメツキ処理をする
。一方、ウェー７１製造工程としては、同図（ｇ）乃至
（ｊ）に示すように、所定のウェーハにバンプを形成し
た後、ブロービング及びダイシングを行い、半導体チッ
プを形成する。この後、同図（ｋ）乃至（０）に示すよ
うに、フィルムキャリアテープと半導体チップとをａ−
奉一接続し、樹脂封止を行う。また、試験（電気検査）
を行った後、ピン、バンプ等の出力端子の形成をする。That is, in the film carrier tape manufacturing process, as shown in Figures (a) to (f), first, a base material is patched, and then copper foil is laminated. In addition, etching is performed after photopatterning, and plating is further performed. On the other hand, in the manufacturing process of the wafer 71, as shown in (g) to (j) of the same figure, after bumps are formed on a predetermined wafer, blowing and dicing are performed to form semiconductor chips. After that, as shown in (k) to (0) of the same figure, the film carrier tape and the semiconductor chip are
Connect and seal with resin. Also, testing (electrical inspection)
After this, output terminals such as pins and bumps are formed.
このような製造工程に関しては、テープの一方面又は他
方面に形成される配線のパターンが変わる程度で実質的
には従来と殆ど変わらない。即ち、追加される工程とし
ては、試験後に出力端子を形成する工程が追加されるの
みである。よって、製造工程が複雑化することもない。Regarding such a manufacturing process, there is virtually no difference from the conventional method except for the wiring pattern formed on one side or the other side of the tape. That is, the only additional process is that of forming the output terminal after the test. Therefore, the manufacturing process does not become complicated.
第８図及び第９図は本発明に係わる半導体装置の変形例
を示すものである。8 and 9 show modified examples of the semiconductor device according to the present invention.
第８図に示す半導体装置では、出力パッド３゜３、・・
・の形状を円形から四角い形状したものである。なお、
実施例及びその変形例に示した出力パッド３，３．・・
・の形状は一例であって、これらに限られるものではな
い。また、第９図に示す半導体装置では、出力パッド３
，３．・・・の配置を格子状から千鳥格子状にしたもの
である。なお、出力パッド３，３．・・・の配置につい
てもこれらに限られるものではなく、出力端子がフィル
ムキャリアテープ２の面内から取れるような構造であれ
ばよいことは言うまでもない。In the semiconductor device shown in FIG. 8, the output pads 3°3, . . .
・The shape is changed from circular to square. In addition,
Output pads 3, 3. shown in the embodiment and its modifications.・・・
The shapes marked with * are examples, and the shapes are not limited to these. Further, in the semiconductor device shown in FIG. 9, the output pad 3
,3. ...is arranged in a houndstooth pattern instead of a grid pattern. Note that output pads 3, 3 . It goes without saying that the arrangement of .
［発明の効果］
以上、説明したように、本発明の半導体装置によれば、
次のような効果を奏する。[Effects of the Invention] As explained above, according to the semiconductor device of the present invention,
It has the following effects.
フィルムキャリアテープの一方面には、半導体チップに
接続される出力パッドが形成されている。このため、こ
の出力パッドに接続される出力端子数を大幅に増やすこ
とが可能となる。Output pads connected to semiconductor chips are formed on one side of the film carrier tape. Therefore, it is possible to significantly increase the number of output terminals connected to this output pad.
また、フィルムキャリアテープの他方面には、スルーホ
ールを介して半導体チップに接続される出力パッドが形
成されている。即ち、この出力パッドに接続される出力
端子数を大幅に増やすことができる。Further, on the other side of the film carrier tape, an output pad is formed to be connected to the semiconductor chip via a through hole. That is, the number of output terminals connected to this output pad can be significantly increased.
さらに、出力パッドが半導体チップを中心としてその周
囲に格子状又は千鳥格子状となるように配置されている
。このため、出力パッドの実装密度を向上させることが
でき、後の試験（電気検査）においても、別に試験用の
パッドを設ける必要がなくなる。Furthermore, the output pads are arranged around the semiconductor chip in a grid or staggered pattern. Therefore, the packaging density of the output pads can be improved, and there is no need to provide a separate pad for testing even in later tests (electrical inspections).
従って、出力端子数が多い半導体装置であっても、テー
プ幅を広げることなく実装が可能となり、このため実装
密度の向上が達成できると共に、半導体チップ搭載後の
試験も容易にすることが可能となる。Therefore, even if a semiconductor device has a large number of output terminals, it can be mounted without increasing the tape width, which makes it possible to improve the mounting density and also facilitate testing after mounting the semiconductor chip. Become.
第１図は本発明の一実施例に係わる半導体装置を示す平
面図、第２図乃至第６図はそれぞれ出力端子形成後にお
ける本発明の一実施例に係わる半導体装置の断面図、第
７図は本発明に係わる半導体装置の製造工程を示す図、
第８図及び第９図はそれぞれ本発明に係わる半導体装置
の変形例を示す平面図、第１０図及び第１１図はそれぞ
れ従来の半導体装置を説明するための図である。
ｌ・・・半導体チップ、２・・・フィルムキャリアテブ
、３・・・８力パッド、４・・・配線、５，６・・・出
力端子、
７・・・基板。FIG. 1 is a plan view showing a semiconductor device according to an embodiment of the present invention, FIGS. 2 to 6 are sectional views of the semiconductor device according to an embodiment of the present invention after output terminals are formed, and FIG. 7 are diagrams illustrating the manufacturing process of a semiconductor device according to the present invention,
FIGS. 8 and 9 are plan views showing modified examples of the semiconductor device according to the present invention, and FIGS. 10 and 11 are views for explaining conventional semiconductor devices, respectively. l...Semiconductor chip, 2...Film carrier board, 3...8 force pad, 4...Wiring, 5, 6...Output terminal, 7...Substrate.
Claims (8)
ップと、前記基板の一方面に形成され、前記半導体チッ
プに接続されるパッドとを具備することを特徴とする半
導体装置。(1) A semiconductor device comprising a substrate, a semiconductor chip mounted in the center of the substrate, and a pad formed on one side of the substrate and connected to the semiconductor chip.
ップと、前記基板の一方面に形成される配線と、前記基
板の所定位置に設けられるスルーホールと、前記基板の
他方面に形成され、前記スルーホールを介して前記配線
により前記半導体チップに接続されるパッドとを具備す
ることを特徴とする半導体装置。(2) a substrate, a semiconductor chip mounted in the center of the substrate, wiring formed on one side of the substrate, a through hole provided at a predetermined position on the substrate, and a through hole formed on the other side of the substrate; and a pad connected to the semiconductor chip by the wiring via the through hole.
する請求項１又は２記載の半導体装置。(3) The semiconductor device according to claim 1 or 2, wherein a terminal is connected to the pad.
する請求項３記載の半導体装置。(4) The semiconductor device according to claim 3, wherein the terminal is a pin or a bump.
して設けられていることを特徴とする請求項３記載の半
導体装置。(5) The semiconductor device according to claim 3, wherein the terminal is provided to penetrate from one side of the substrate to the other side.
れる半導体チップと、前記第１の基板の一方面に形成さ
れ、前記半導体チップに接続されるパッドと、前記パッ
ドに対応する位置に端子が固定され、かつ、前記第１の
基板と結合される第２の基板とを具備することを特徴と
する半導体装置。(6) a first substrate, a semiconductor chip mounted in the center of the first substrate, a pad formed on one side of the first substrate and connected to the semiconductor chip, and a pad connected to the semiconductor chip; A semiconductor device comprising a second substrate having terminals fixed at corresponding positions and coupled to the first substrate.
ドとなることを特徴とする請求項１又は２又は６記載の
半導体装置。(7) The semiconductor device according to claim 1, wherein the pad is a pad for testing the semiconductor chip.
又は千鳥格子状に複数個配置されていることを特徴とす
る請求項１又は２又は６記載の半導体装置。(8) The semiconductor device according to claim 1, wherein a plurality of the pads are arranged around the semiconductor chip in a grid pattern or a zigzag pattern.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095043A JP2760627B2 (en) | 1990-04-12 | 1990-04-12 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095043A JP2760627B2 (en) | 1990-04-12 | 1990-04-12 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03293739A true JPH03293739A (en) | 1991-12-25 |
| JP2760627B2 JP2760627B2 (en) | 1998-06-04 |
Family
ID=14127044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2095043A Expired - Fee Related JP2760627B2 (en) | 1990-04-12 | 1990-04-12 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760627B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878472A (en) * | 1994-09-05 | 1996-03-22 | Hitachi Cable Ltd | Semiconductor device and base body therefor |
| JPH08222594A (en) * | 1995-02-14 | 1996-08-30 | Nec Corp | Semiconductor device |
| JPH08264589A (en) * | 1995-03-22 | 1996-10-11 | Nec Corp | Tape carrier method semiconductor device |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718348A (en) * | 1980-07-09 | 1982-01-30 | Nec Corp | Integrated circuit device |
| JPS57139953A (en) * | 1981-02-24 | 1982-08-30 | Nec Corp | Semiconductor device |
| JPS6334936A (en) * | 1986-07-29 | 1988-02-15 | Nec Corp | Mounting structure of tape carrier |
| JPS63258048A (en) * | 1987-04-15 | 1988-10-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPS6421935A (en) * | 1987-07-16 | 1989-01-25 | Dainippon Printing Co Ltd | Tape carrier |
| JPH01208851A (en) * | 1988-02-16 | 1989-08-22 | Nec Corp | Mounting structure for electronic part |
| JPH01309341A (en) * | 1988-06-07 | 1989-12-13 | Nec Corp | Manufacture of semiconductor device |
| JPH03215949A (en) * | 1990-01-19 | 1991-09-20 | Shinko Electric Ind Co Ltd | Semiconductor device |
-
1990
- 1990-04-12 JP JP2095043A patent/JP2760627B2/en not_active Expired - Fee Related
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718348A (en) * | 1980-07-09 | 1982-01-30 | Nec Corp | Integrated circuit device |
| JPS57139953A (en) * | 1981-02-24 | 1982-08-30 | Nec Corp | Semiconductor device |
| JPS6334936A (en) * | 1986-07-29 | 1988-02-15 | Nec Corp | Mounting structure of tape carrier |
| JPS63258048A (en) * | 1987-04-15 | 1988-10-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPS6421935A (en) * | 1987-07-16 | 1989-01-25 | Dainippon Printing Co Ltd | Tape carrier |
| JPH01208851A (en) * | 1988-02-16 | 1989-08-22 | Nec Corp | Mounting structure for electronic part |
| JPH01309341A (en) * | 1988-06-07 | 1989-12-13 | Nec Corp | Manufacture of semiconductor device |
| JPH03215949A (en) * | 1990-01-19 | 1991-09-20 | Shinko Electric Ind Co Ltd | Semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878472A (en) * | 1994-09-05 | 1996-03-22 | Hitachi Cable Ltd | Semiconductor device and base body therefor |
| JPH08222594A (en) * | 1995-02-14 | 1996-08-30 | Nec Corp | Semiconductor device |
| JPH08264589A (en) * | 1995-03-22 | 1996-10-11 | Nec Corp | Tape carrier method semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2760627B2 (en) | 1998-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9570382B2 (en) | Stackable molded microelectronic packages | |
| US6278178B1 (en) | Integrated device package and fabrication methods thereof | |
| JP3056919B2 (en) | Temporary electrical connection of electronic components | |
| JPH08504036A (en) | Area array wiring chip TAB test | |
| JPH08288424A (en) | Semiconductor device | |
| US5744383A (en) | Integrated circuit package fabrication method | |
| JP2005322921A (en) | Flip-chip semiconductor package for testing bumps and method of fabricating same | |
| US6870249B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6879047B1 (en) | Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor | |
| US6507118B1 (en) | Multi-metal layer circuit | |
| JPH1144732A (en) | Multi-chip module | |
| US6177722B1 (en) | Leadless array package | |
| JP3927783B2 (en) | Semiconductor parts | |
| JPH01261848A (en) | Semiconductor device | |
| USH1267H (en) | Integrated circuit and lead frame assembly | |
| KR20040080739A (en) | Semiconductor chip having test pads and tape carrier package using thereof | |
| US20030089977A1 (en) | Package enclosing multiple packaged chips | |
| JPH03293739A (en) | Semiconductor device | |
| US5455518A (en) | Test apparatus for integrated circuit die | |
| JP2008235434A (en) | Semiconductor package | |
| JPH08279588A (en) | Semiconductor integrated circuit device and manufacturing method therefor | |
| JP2870115B2 (en) | Pin grid array package type semiconductor device | |
| JP3779485B2 (en) | Manufacturing method of semiconductor device | |
| JP2001332645A (en) | Semiconductor device and is manufacturing method | |
| JP2989504B2 (en) | Evaluation method of semiconductor chip in semiconductor package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |