JPH03285427A - Supervisory signal multiplexing system - Google Patents
Supervisory signal multiplexing systemInfo
- Publication number
- JPH03285427A JPH03285427A JP8670490A JP8670490A JPH03285427A JP H03285427 A JPH03285427 A JP H03285427A JP 8670490 A JP8670490 A JP 8670490A JP 8670490 A JP8670490 A JP 8670490A JP H03285427 A JPH03285427 A JP H03285427A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- time slot
- parity bit
- line
- control memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims description 6
- 238000005070 sampling Methods 0.000 claims 1
- 238000007689 inspection Methods 0.000 abstract 2
- 230000001131 transforming effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル信号の多重化に関し、特に、多重
化された回線の監視信号の多重化に間する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to the multiplexing of digital signals, and more particularly to the multiplexing of supervisory signals of multiplexed lines.
従来の技術
従来、多重化されたディジタル回線の監視信号の多重化
方式としては、多重化された各回線ごとに監視するため
ではなく、例えば伝送路インタフェース信号（１，５４
４Ｍｂ／ｓでは６４ｋｂ／ｓが２４回線、６．３１２Ｍ
ｂ／’ｓでは６４ｋｂ／ｓが９６回線等〉全体でＣＲＣ
符号とかパリティビットを付加し、伝送路区間としての
監視を行うための付加ビットを多重化している。2. Description of the Related Art Conventionally, as a multiplexing method for monitoring signals of multiplexed digital lines, for example, transmission line interface signals (1,54
At 4Mb/s, 64kb/s is 24 lines, 6.312M
In b/'s, 64kb/s is 96 lines, etc. CRC is applied throughout
Code and parity bits are added, and additional bits for monitoring the transmission line section are multiplexed.
発明が解決しようとする課題
しかしながら、上述した従来の監視信号多重化方式は、
伝送路区間だけの監視であり、特に回線が１つ以上の局
を中継される場合には、ｅｎｄ−ｔｏ−ｅｎｄとしての
監視が不可能であり、かつ各回線毎に回線品質を監視す
る事が出来ないという欠点を有している。Problems to be Solved by the Invention However, the conventional supervisory signal multiplexing method described above has the following problems:
Monitoring is only for the transmission line section, and especially when the line is relayed through one or more stations, end-to-end monitoring is impossible and line quality cannot be monitored for each line. It has the disadvantage of not being able to.
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規な監視信号多重化方式
を提供することにある。The present invention has been made in view of the above-mentioned conventional situation,
SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a new supervisory signal multiplexing method which makes it possible to eliminate the above-mentioned drawbacks inherent in the conventional techniques.
１１Ｍを解決するための手段
上記目的を達成するために、本発明による監視信号多重
化方式は、ディジタル回線信号を第１の制御メモリによ
って指定されたタイムスロットに速度変換し前記ディジ
タル回線信号からパリティビットを決定し該パリティビ
ットを第２の制御メモリによって指定された前記タイム
スロットとは興なるマルチフレーム内タイムスロットに
前記ディジタル回線信号と共に多重化する手段と、多重
化信号をディジタル回線信号及びパリティビットに分離
し該ディジタル回線信号を第３の制御メモリによって指
定されたタイムスロットをサンプリングして速度変換し
該ディジタル回線信号及び第４の制御メモリで指定され
たタイムスロットのパリティビットからパリティ検査を
行う分離手段とを備えて構成される。Means for Solving 11M In order to achieve the above object, the supervisory signal multiplexing method according to the present invention converts the speed of a digital line signal into a time slot specified by a first control memory and extracts parity from the digital line signal. means for determining a parity bit and multiplexing the parity bit with the digital line signal in a time slot within a multiframe different from the time slot designated by a second control memory; Separate the digital line signal into bits, sample the time slot specified by the third control memory, convert the speed, and perform a parity check from the digital line signal and the parity bit of the time slot specified by the fourth control memory. and separation means for performing the separation.
実施例
次に、本発明をその好ましい一実施例について図面を参
照して具体的に説明する。Embodiment Next, a preferred embodiment of the present invention will be specifically explained with reference to the drawings.
第１図は本発明の一実施例を示すブロック構成図であり
、第２図は本実施例によるフレームフォーマットを示す
図である。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a diagram showing a frame format according to this embodiment.
第２図に示されたフレームフォーマットから先に説明す
る。第２区において、タイムスロットＴＳＯからタイム
スロットＴＳｎまでが１フレーム（１２５μ５ｅｃ）で
あり、タイムスロットＴＳＩがらタイムスロットＴＳｎ
までの各タイムスロットは８ビツト構成とし、６４ｋｂ
／ｓ帯域を持つ回線とする。タイムスロットＴＳＯはマ
ルチフレームパターンを示し、第２図はｍフレームで１
マルチフレームを構成する。各６４ｋｂ／ｓ回線を監視
するためのパリティビットは、任意のタイムスロットを
使用できるが、予め定められな６４ｋｂ／ｓタイムスロ
ツトを各回線のパリティビット用として使用したほうが
多重化効率は高い０例えば第２図でｍ＝８とし、タイム
スロットＴＳｎをパリティピット用とし、各回線のパリ
ティビットを１ ｋｂ／ｓとすればタイムスロットＴＳ
ｎは６４個の６４ｋｂ／ｓ回線のパリティビットを伝送
することができる。The frame format shown in FIG. 2 will be explained first. In the second section, from time slot TSO to time slot TSn is one frame (125μ5ec), and from time slot TSI to time slot TSn.
Each time slot up to
/s band. The time slot TSO shows a multi-frame pattern, and Figure 2 shows 1 time slot in m frames.
Configure multiframe. Any time slot can be used as the parity bit for monitoring each 64 kb/s line, but multiplexing efficiency is higher if a predetermined 64 kb/s time slot is used for the parity bit of each line. In Fig. 2, if m = 8, time slot TSn is for parity pit, and parity bit of each line is 1 kb/s, time slot TS
n can transmit the parity bits of 64 64 kb/s lines.
次に第１図において、６４ｋｂ／ｓ信号１は速度変換器
２に入力され、制御メモリ３が指定するタイムスロット
（第２図のＴＳＩ〜ＴＳｎ）に速度変換されて多重化回
路６へ入力される。パリティビットはパリティ付加回路
４にて速度変換された６４ｋｂ／ｓ信号を基に決定され
、６４ｋｂ／ｓ信号と同じように制御メモリ５で指定さ
れる６４ｋｂ／ｓのタイムスロット及びそのタイムスロ
ット（第２図のＴＳｎ）での１マルチフレーム内でのタ
イムスロット（第２図のｔｓｌ〜ｔｓ８ｍ）に従って多
重化回路６に入力され、６４ｋｂ／ｓ信号とともに多重
化される。Next, in FIG. 1, the 64 kb/s signal 1 is input to the speed converter 2, speed-converted to the time slot (TSI to TSn in FIG. 2) designated by the control memory 3, and input to the multiplexing circuit 6. Ru. The parity bit is determined based on the 64 kb/s signal whose speed has been converted by the parity addition circuit 4, and the 64 kb/s time slot and its time slot (the The signal is input to the multiplexing circuit 6 according to the time slot (tsl to ts8m in FIG. 2) within one multiframe at TSn in FIG. 2, and is multiplexed with the 64 kb/s signal.
多重化された信号を分離する方法は前述した多重化方法
と全く逆の動作である。 ６４ｋｂ／ｓ信号は制御メモ
リ１１が示すタイムスロット位置で速度変換器１０へ読
み込まれ、パリティ検査回路８は、分離回路７からの６
４ｋｂ／Ｓ信号を基にパリティビットを決定し、制御メ
モリ９で指定されたタイムスロット位置の、分離回路７
からのパリティビットと比較し、その結果を回線エラー
情報１３として出力する。The method for separating multiplexed signals is the exact opposite of the multiplexing method described above. The 64kb/s signal is read into the speed converter 10 at the time slot position indicated by the control memory 11, and the parity check circuit 8 reads the 64kb/s signal from the separation circuit 7.
The separation circuit 7 determines the parity bit based on the 4kb/S signal and selects the parity bit at the time slot position specified by the control memory 9.
The parity bit is compared with the parity bit from , and the result is output as line error information 13.
発明の詳細
な説明したように、本発明による監視信号多重化方式は
、多重化された複数の回線ごとに回線品質を監視するこ
とが可能であり、かつ回線が１つ以上の局を中継される
場合でも、 ｅｎｄ−Ｌｏ−ｅｎｄの回線監視が可能と
なり、回線サービスを受ける側への回線品質状況を正確
に知らせることができるという効果を有する。As described in detail of the invention, the monitoring signal multiplexing method according to the present invention is capable of monitoring line quality for each of multiple multiplexed lines, and is capable of monitoring line quality for each of multiplexed lines, and is capable of monitoring line quality when the line is relayed through one or more stations. Even in the case where the end-to-low end line is monitored, it is possible to accurately notify the line quality status to the side receiving the line service.
第１図は本発明による一実示例を示す１チャネル分に相
当するブロック構成図、第２図は本発明によるフレーム
フォーマットを示す図である。
１．１２・・・６４ｋｂ／ｓ信号、２．１０・・・速度
変換器、３．５．９．１１・・・制御メモリ、４・・・
パリティ付加回路、６・・・多重化回路、７・・・分離
回路、８・・・パリティ検査回路FIG. 1 is a block configuration diagram corresponding to one channel showing an example of the present invention, and FIG. 2 is a diagram showing a frame format according to the present invention. 1.12...64kb/s signal, 2.10...speed converter, 3.5.9.11...control memory, 4...
Parity addition circuit, 6... Multiplexing circuit, 7... Separation circuit, 8... Parity check circuit
Claims (1)
れたタイムスロットに速度変換し前記ディジタル回線信
号からパリテイビットを決定し該パリテイビットを第２
の制御メモリによつて指定された前記タイムスロットと
は異なるマルチフレーム内タイムスロットに前記ディジ
タル回線信号と共に多重化する手段と、多重化信号をデ
ィジタル回線信号及びパリテイビットに分離し該ディジ
タル回線信号を第３の制御メモリによって指定されたタ
イムスロットをサンプリングして速度変換し該ディジタ
ル回線信号及び第４の制御メモリで指定されたタイムス
ロットのパリティビットからパリテイ検査を行う分離手
段とを有することを特徴とした監視信号多重化方式。A digital line signal is speed-converted into a time slot specified by a first control memory, a parity bit is determined from the digital line signal, and the parity bit is transferred to a second control memory.
means for multiplexing the multiplexed signal into a digital line signal and a parity bit into a time slot within a multiframe different from the time slot specified by a control memory of the digital line signal; and separation means for sampling the time slot specified by the third control memory, converting the speed, and performing a parity check from the digital line signal and the parity bit of the time slot specified by the fourth control memory. Characteristic monitoring signal multiplexing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8670490A JPH03285427A (en) | 1990-03-31 | 1990-03-31 | Supervisory signal multiplexing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8670490A JPH03285427A (en) | 1990-03-31 | 1990-03-31 | Supervisory signal multiplexing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03285427A true JPH03285427A (en) | 1991-12-16 |
Family
ID=13894320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8670490A Pending JPH03285427A (en) | 1990-03-31 | 1990-03-31 | Supervisory signal multiplexing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03285427A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453989A (en) * | 1992-03-19 | 1995-09-26 | Fujitsu Limited | Subscriber digital transmission system |
| US6553008B1 (en) | 1998-01-19 | 2003-04-22 | Nec Corporation | Multidirectional time-division multiplexing wireless data communications system |
-
1990
- 1990-03-31 JP JP8670490A patent/JPH03285427A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453989A (en) * | 1992-03-19 | 1995-09-26 | Fujitsu Limited | Subscriber digital transmission system |
| US6553008B1 (en) | 1998-01-19 | 2003-04-22 | Nec Corporation | Multidirectional time-division multiplexing wireless data communications system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0264879B1 (en) | A fault detection signal transmission system | |
| JPH03285427A (en) | Supervisory signal multiplexing system | |
| CA2244382A1 (en) | Apparatus for receiving digital information signals | |
| WO2000044196A3 (en) | System and method for evaluating the quality of multi-channel audiosignals | |
| JP2734335B2 (en) | Data transmission method | |
| US20020141596A1 (en) | Method of and apparatus for decoding audio data | |
| JP2603165B2 (en) | Failure notification signal detection circuit | |
| JPS63107240A (en) | Demultiplexing circuit | |
| JP2692111B2 (en) | DSI-ADPCM device | |
| JP3413739B2 (en) | Relay device | |
| JP2524922Y2 (en) | Multiplexer with blue signal generator | |
| JPH04358430A (en) | Transmission system for transmission quality information on pcm multiple converter | |
| JPH063893B2 (en) | Digital data transmission system | |
| JPH06150571A (en) | Device for generating digital audio signal | |
| JPH0564499B2 (en) | ||
| JPH06141011A (en) | Line monitoring system | |
| JPS6370748U (en) | ||
| JPH0638592B2 (en) | Digital transmission method of voice signal by vocoder method | |
| JPS63110836A (en) | Time division multiplexer | |
| JPS6059872A (en) | Frame synchronization system | |
| JPS62173844A (en) | Signal converting device | |
| JPH05316169A (en) | Digital line terminator | |
| JPH03113926A (en) | Voice digital multiplexing transmission system | |
| JPS61102851A (en) | Signal transmission method | |
| JPH02233034A (en) | Signaling information transmission system |