JPH03273571A - Emphasis circuit and de-emphasis circuit - Google Patents

Emphasis circuit and de-emphasis circuit

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JPH03273571A
JPH03273571A JP2074174A JP7417490A JPH03273571A JP H03273571 A JPH03273571 A JP H03273571A JP 2074174 A JP2074174 A JP 2074174A JP 7417490 A JP7417490 A JP 7417490A JP H03273571 A JPH03273571 A JP H03273571A
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JP
Japan
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adder
signal
circuit
emphasis
output
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JP2074174A
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Japanese (ja)
Inventor
Masatoshi Takashima
昌利 高嶋
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Sony Corp
Original Assignee
Sony Corp
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  • Television Signal Processing For Recording (AREA)

Abstract

PURPOSE:To obtain satisfactory emphasis after FM modulation by adding the delay signal of an FM modulation signal and the FM modulation signal, multiplying a coefficient, and further adding the multiplied result to the FM modulation signal. CONSTITUTION:The FM modulation signal is delayed by a delay circuit 43 and this delay signal is added to the FM modulation signal by a first adder 41. The coefficient is multiplied to this added signal by a coefficient multiplier 44 and the multiplied output of this coefficient multiplier 44 is added to the FM modulation signal by a second adder 42. Then, the emphasized FM modulation signal is obtained from the added output of this second adder 42. Thus, the emphasis of the FM modulation signal can be satisfactorily executed with simple configuration.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、VTR等においてFM変調記録を行う場合に
必要なエンファシス回路及びディエンファシス回路に関
する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an emphasis circuit and a de-emphasis circuit necessary for performing FM modulation recording in a VTR or the like.

〔発明の概要〕[Summary of the invention]

本発明は、VTR等においてFM変調記録を行う場合に
必要なエンファシス回路であって、FM変調された信号
のサイドバンドをエンファシスするエンファシス回路に
おいて、FM変調信号を遅延回路により遅延させ、この
遅延信号とFM変調信号とを第1の加算器により加算さ
せ、この加算出力を係数乗算器により係数を乗算し、こ
の係数乗算器の乗算出力とFM変調信号とを第2の加算
器により加算させ、この第2の加算器の加算出力よりエ
ンファシスされたFM変調信号を得るようにし、良好な
FM変調後のエンファシスができるようにしたものであ
る。
The present invention is an emphasis circuit necessary for performing FM modulation recording in a VTR or the like, and in the emphasis circuit that emphasizes the sideband of an FM modulated signal, the FM modulation signal is delayed by a delay circuit, and the delayed signal is and the FM modulation signal by a first adder, multiplying this addition output by a coefficient by a coefficient multiplier, and adding the multiplication output of the coefficient multiplier and the FM modulation signal by a second adder, An emphasized FM modulation signal is obtained from the addition output of the second adder, so that good emphasis after FM modulation can be achieved.

また本発明は、VTR等において再生されたFM 変1
 (i 号ヲディエンファシスするディエンファシス回
路であって、FM復調する前のFM変調信号のサイドバ
ンドをディエンファシスするディエンファシス回路にお
いて、FM変調信号を第1の加算器に供給し、この第1
の加算器の加算出力を遅延回路により遅延させ、この遅
延信号と第1の加算器の加算出力とを第2の加算器によ
り加算し、この第2の加算器の加算出力を係数乗算器に
より係数を乗算し、この係数乗算器の乗算出力を第1の
加算器に供給してFM変調信号と加算し、第1の加算器
の加算出力よりディエンファシスされたFM変調信号を
得るようにし、良好なFM復調前のディエンファシスが
できるようにしたものである。
Further, the present invention provides an FM track played on a VTR or the like.
(In the de-emphasis circuit that de-emphasizes the i-th signal and de-emphasizes the sideband of the FM modulated signal before FM demodulation, the FM modulated signal is supplied to the first adder,
The addition output of the adder is delayed by a delay circuit, this delayed signal and the addition output of the first adder are added by a second adder, and the addition output of this second adder is added by a coefficient multiplier. multiplying by a coefficient, supplying the multiplication output of the coefficient multiplier to a first adder and adding it to the FM modulation signal, and obtaining a de-emphasized FM modulation signal from the addition output of the first adder; This enables good de-emphasis before FM demodulation.

〔従来の技術〕[Conventional technology]

従来、一般のVTR(ビデオテープレコーダ〉において
、FM変調により映像信号を記録する場合、FM変調前
のベースバンド信号をエンファシスしてから、このエン
ファシスされた信号をFM変調するようにしていた。ま
た、再生時には、FMtil後のベースバンド信号をデ
ィエンファシスするようにしていた。
Conventionally, when recording a video signal using FM modulation in a general VTR (video tape recorder), the baseband signal before FM modulation is emphasized, and then this emphasized signal is subjected to FM modulation. During playback, the baseband signal after FMtil was de-emphasized.

これに対し近年、記録時にはFM変調後の信号をエンフ
ァシスし、再生時にはFM変調前の信号をディエンファ
シスするように構成したものがある。このようにFM変
調信号をエンファシス及びディエンファシスすることで
、変調指数を等価的に上げることができ、モワレと称さ
れる不要成分の発生の低減、オーバーモジュレーション
の改善等に効果がある。
On the other hand, in recent years, some devices have been constructed in such a way that the signal after FM modulation is emphasized during recording, and the signal before FM modulation is de-emphasized during reproduction. By emphasizing and de-emphasizing the FM modulation signal in this way, the modulation index can be equivalently increased, which is effective in reducing the generation of unnecessary components called moiré and improving overmodulation.

このFM変調信号をエンファシスする場合には、第3図
に示す如く、FM変調信号の搬送波fcを中心にして、
サイドバンドを持ち上げさせる処理を行う。
When emphasizing this FM modulation signal, as shown in FIG. 3, centering on the carrier wave fc of the FM modulation signal,
Perform processing to lift the side band.

このようなFM変調信号をエンファシス及びディエンフ
ァシスするエンファシス回n及IJ’−フイエンファシ
ス回路は、従来トランスバーサル型フィルタにより構成
していた。即ち、エンファシス回路は、第4図に示す如
く、入力端子(1)に得られるFM変調信号を第1及び
第2の遅延回路(2)及び(3)の直列回路に供給する
。この場合、両遅延回路(2)及び(3)の遅延量をτ
(rは単位遅延量)とする。
Emphasis circuits for emphasizing and de-emphasizing such FM modulated signals have conventionally been constructed using transversal filters. That is, as shown in FIG. 4, the emphasis circuit supplies the FM modulation signal obtained at the input terminal (1) to a series circuit of first and second delay circuits (2) and (3). In this case, the delay amount of both delay circuits (2) and (3) is τ
(r is the unit delay amount).

そして、入力端子(1)に得られるFM変調信号を第1
の係数乗算器(4)に供給し、第1の遅延回路(2)の
出力を第2の係数乗算器(5)に供給し、第2の遅延回
路(3)の出力を第3の係数乗算器(6)に供給する。
Then, the FM modulated signal obtained at the input terminal (1) is
The output of the first delay circuit (2) is supplied to the second coefficient multiplier (5), and the output of the second delay circuit (3) is supplied to the third coefficient multiplier (4). Supplied to a multiplier (6).

そして、各係数乗算器(4)、 (5)及び(6)の出
力を加算器(7)に供給し、加算器(7)の加算出力を
出力端子(8)に供給する。この場合、第1の係数乗算
器(4)により乗算する係数と、第3の係数乗算器(6
)により乗算する係数とを等しくすることで、位相を変
化させることなく第3図に示す如くエンファシスされた
FM変調信号が出力端子(8)に得られ、この出力信号
をビデオテープ等に記録する。
The outputs of the coefficient multipliers (4), (5) and (6) are then supplied to an adder (7), and the addition output of the adder (7) is supplied to an output terminal (8). In this case, the coefficient to be multiplied by the first coefficient multiplier (4) and the coefficient to be multiplied by the third coefficient multiplier (6
), an emphasized FM modulated signal as shown in Figure 3 is obtained at the output terminal (8) without changing the phase, and this output signal is recorded on a video tape or the like. .

また、ディエンファシス回路は、第5図に示す如く、入
力端子(11)に得られる再生したFM変調信号を第1
.第2.第3及び第4の遅延回路(12)。
Further, as shown in FIG. 5, the de-emphasis circuit converts the reproduced FM modulation signal obtained at the input terminal (11) into
.. Second. Third and fourth delay circuits (12).

(13)、 (14)及び(15)の直列回路に供給す
る。この各遅延回路(12)、 (13)、 (14)
及び(15)も、遅延量をτとする。そして、入力端子
(11)に得られるFM変調信号を第1の係数乗算器(
16)に供給し、第1の遅延回路(12)の出力を第2
の係数乗算器(17)に供給し、第2の遅延回路(13
)の出力を第3の係数乗算器(18)に供給し、第3の
遅延回路(14)の出力を第4の係数乗算器(19)に
供給し、第4の遅延回路(15)の出力を第5の係数乗
算器(20)に供給する。そして、各係数乗算器(16
) 、 (−17) 、 (Ig) 。
It is supplied to the series circuits (13), (14) and (15). Each of these delay circuits (12), (13), (14)
And (15) also assumes that the amount of delay is τ. Then, the FM modulation signal obtained at the input terminal (11) is transmitted to the first coefficient multiplier (
16), and the output of the first delay circuit (12) is supplied to the second delay circuit (12).
coefficient multiplier (17) and the second delay circuit (13
) is supplied to the third coefficient multiplier (18), the output of the third delay circuit (14) is supplied to the fourth coefficient multiplier (19), and the output of the fourth delay circuit (15) is supplied to the third coefficient multiplier (18). The output is fed to a fifth coefficient multiplier (20). And each coefficient multiplier (16
), (-17), (Ig).

(19)及び(20)の出力を加算器(21)に供給し
、加算器(21)の加算出力を出力端子(22)に供給
する。この場合、第1の係数乗算器(16)により乗算
する係数と、第5の係数乗算器(20)により乗算する
係数とを等しくし、第2の係数乗算器(17)により乗
算する係数と、第4の係数乗算器(19)により乗算す
る係数とを等しくすることで、位相を変化させることな
くディエンファシスされたFM変調信号が出力端子(2
2)に得られ、この出力端子(22)に得られるFM変
調信号を後段のFM復調回路(図示せず)により復調す
る。
The outputs of (19) and (20) are supplied to an adder (21), and the addition output of the adder (21) is supplied to an output terminal (22). In this case, the coefficient multiplied by the first coefficient multiplier (16) and the coefficient multiplied by the fifth coefficient multiplier (20) are made equal, and the coefficient multiplied by the second coefficient multiplier (17) is made equal to the coefficient multiplied by the fifth coefficient multiplier (20). , and the coefficient multiplied by the fourth coefficient multiplier (19), the de-emphasized FM modulation signal is output to the output terminal (2) without changing the phase.
2) and the FM modulated signal obtained at the output terminal (22) is demodulated by an FM demodulation circuit (not shown) in the subsequent stage.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

ところが、このようなトランスバーサル型フィルタを使
用したエンファシス回路とディエンファシス回路は、両
回路の伝達関数の積が正確に1にはならず、各係数乗算
器により乗算する係数を調整して、伝達関数の積が1に
近づくように近似しなければならなかった。従って、エ
ンファシス回路又はディエンファシス回路の何れかを、
タップ数の多いトランスバーサル型フィルタとしなけれ
ばならず、回路規模が大きくなってしまうと共に、製造
時の調整箇所が多い不都合があった。
However, in the emphasis and de-emphasis circuits that use such transversal filters, the product of the transfer functions of both circuits is not exactly 1, and the coefficients to be multiplied by each coefficient multiplier are adjusted to improve the transfer. We had to approximate so that the product of the functions approaches 1. Therefore, either the emphasis circuit or the de-emphasis circuit,
This requires a transversal type filter with a large number of taps, resulting in an increase in circuit scale and the inconvenience that there are many adjustment points during manufacturing.

なお、第4図に示したエンファシス回路の伝達関数H(
f)  及び振幅Gは、次のようになる。この場合、a
o は第2の係数乗算器(5)の係数、al  は第1
及び第3の係数乗算器(4)及び(6)の係数である。
Note that the transfer function H(
f) and the amplitude G are as follows. In this case, a
o is the coefficient of the second coefficient multiplier (5), al is the coefficient of the first
and the coefficients of the third coefficient multipliers (4) and (6).

H(z) = e−”(al e−sr+ ao+ a
l−1−e”)・・・・(1)Q= a、+ 2  a
+  1cosωr       −・・(2)本発明
の目的は、FM変調信号のエンファシス及びディエンフ
ァシスが簡単な構成で良好に行えるようにすることにあ
る。
H(z) = e-”(al e-sr+ ao+ a
l-1-e")...(1) Q= a, + 2 a
+ 1cosωr - (2) An object of the present invention is to enable emphasis and de-emphasis of an FM modulation signal to be satisfactorily performed with a simple configuration.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のエンファシス回路は、例えば第1図に示す如く
、FM変調回路(32)によりFM変調された信号のサ
イドバンドをエンファシスするエンファシス回路におい
て、FM変調信号を遅延回路(43)により遅延させ、
この遅延信号とFM変調信号とを第1の加算器(41)
により加算させ、この加算信号を係数乗算器(44〉に
より係数を乗算し、この係数乗算器(44)の乗算出力
とFM変調信号とを第2の加算器(42)により加算さ
せ、この第2の加算器(42)の加算出力よりエンファ
シスされたFM変調信号を得るようにしたものである。
As shown in FIG. 1, for example, the emphasis circuit of the present invention is an emphasis circuit that emphasizes the sideband of a signal FM modulated by an FM modulation circuit (32), in which the FM modulation signal is delayed by a delay circuit (43),
This delayed signal and the FM modulation signal are added to the first adder (41).
This added signal is multiplied by a coefficient by a coefficient multiplier (44), and the multiplication output of this coefficient multiplier (44) and the FM modulation signal are added by a second adder (42). An emphasized FM modulation signal is obtained from the added output of the second adder (42).

また本発明のディエンファシス回路は、例えば第2図に
示す如く、FM復調回路(52)によりFM復調する前
のFM変調信号のサイドバンドをディエンファシスする
ディエンファシス回路において、FM変調信号を第1の
加算器(61〉に供給し、この第1の加算器(61〉の
加算出力を遅延回路(62〉により遅延させ、この遅延
信号と第1の加算器(61〉の加算出力とを第2の加算
器(63)により加算し、この第2の加算器(63)の
加算出力を係数乗算器(64)により係数を乗算し、こ
の係数乗算器(64)の乗算出力を第1の加算器(61
〉に供給してFM変調信号と加算し、第1の加算器(6
1)の加算出力よりディエンファシスされたFM変調信
号を得るようにしたものである。
Further, the de-emphasis circuit of the present invention, as shown in FIG. is supplied to the adder (61>), the addition output of the first adder (61>) is delayed by the delay circuit (62>, and this delayed signal and the addition output of the first adder (61>) are The addition output of this second adder (63) is multiplied by a coefficient by a coefficient multiplier (64), and the multiplication output of this coefficient multiplier (64) is added to the first adder (63). Adder (61
> is added to the FM modulation signal, and then added to the first adder (6
A de-emphasized FM modulation signal is obtained from the addition output of 1).

〔作用〕[Effect]

本発明のエンファシス回路とディエンファシス回路によ
ると、簡単な回路構成で両回路の伝達関数を1にするこ
とができる。
According to the emphasis circuit and de-emphasis circuit of the present invention, the transfer functions of both circuits can be set to 1 with a simple circuit configuration.

〔実施例〕〔Example〕

以下、本発明の一実施例を、第1図及び第2図を参照し
て説明する。
Hereinafter, one embodiment of the present invention will be described with reference to FIGS. 1 and 2.

本例においては、FM変調により映像信号の記録を行う
VTRのエンファシス回路及びディエンファシス回路と
したもので、まずエンファシス回路について第1図を用
いて説明する。
In this example, an emphasis circuit and a de-emphasis circuit are used for a VTR which records a video signal by FM modulation. First, the emphasis circuit will be explained using FIG. 1.

第1図において、(31)はFM変調により記録する映
像信号の入力端子を示し、この入力端子(31〉に得ら
れる信号をFM変調回路(32)に供給する。
In FIG. 1, (31) indicates an input terminal for a video signal recorded by FM modulation, and the signal obtained at this input terminal (31>) is supplied to an FM modulation circuit (32).

そして、このFM変調回路(32)でFM変調された信
号をエンファシス回路(40〉に供給する。このエンフ
ァシス回路(40)は、FM変調回路(32)から供給
されるFM変調信号を第1及び第2の加算器(41)及
び(42)の一方の入力端子と遅延回路(43)に供給
する。この場合、遅延回路(43)の遅延量をτとする
。そして、この遅延回路(43)の遅延出力を第1の加
算器(41)の他方の入力端子に供給する。
The FM modulation circuit (32) then supplies the FM modulated signal to the emphasis circuit (40).The emphasis circuit (40) converts the FM modulation signal supplied from the FM modulation circuit (32) into the first and second It is supplied to one input terminal of the second adders (41) and (42) and the delay circuit (43). In this case, the delay amount of the delay circuit (43) is set to τ. ) is supplied to the other input terminal of the first adder (41).

そして、この第1の加算器(41)の加算出力を係数乗
算器(44)に供給し、この係数乗算器(44)で係数
Kを乗算する。そして、この係数乗算器(44)の乗算
出力を第2の加算器(42〉の他方の入力端子に供給す
る。そして、第2の加算器(42)の加算出力を、この
エンファシス回路(40)の出力として、出力端子(3
3〉に供給し、この出力端子(33〉から後段の記録系
回路(図示せず)に供給し、ビデオテープに所定のフォ
ーマットで記録する。
Then, the addition output of this first adder (41) is supplied to a coefficient multiplier (44), and multiplied by a coefficient K. Then, the multiplication output of this coefficient multiplier (44) is supplied to the other input terminal of the second adder (42>).The addition output of the second adder (42) is then supplied to the emphasis circuit (40). ) as the output of the output terminal (3
3> and from this output terminal (33>) to a subsequent recording system circuit (not shown), where it is recorded on a videotape in a predetermined format.

次に、このようにして映像信号が記録されたビデオテー
プからの再生信号を処理するディエンファシス回路につ
いて第2図を用いて説明する。
Next, a de-emphasis circuit for processing a reproduced signal from a video tape on which a video signal has been recorded in this manner will be described with reference to FIG.

第2図において、(51)はFM変調されて記録された
映像信号が再生されて供給される入力端子を示し、この
入力端子(51)に得られるFM変調信号をディエンフ
ァシス回路(60)に供給する。このディエンファシス
回路(60)は、入力端子(51)から供給されるFM
変調信号を第1の加算器(61)に供給し、この第1の
加算器(61〉の加算出力を遅延回路(62〉と第2の
加算器(63)の一方の入力端子に供給する。この場合
、遅延回路(43)の遅延量をτとする。そして、遅延
回路(62〉により遅延された信号を第2の加算器(6
3)の他方の入力端子に供給する。
In FIG. 2, (51) indicates an input terminal to which an FM-modulated and recorded video signal is reproduced and supplied, and the FM-modulated signal obtained at this input terminal (51) is sent to a de-emphasis circuit (60). supply This de-emphasis circuit (60) is connected to the FM signal supplied from the input terminal (51).
The modulation signal is supplied to a first adder (61), and the addition output of this first adder (61> is supplied to one input terminal of the delay circuit (62>) and the second adder (63). In this case, the delay amount of the delay circuit (43) is assumed to be τ.Then, the signal delayed by the delay circuit (62>) is sent to the second adder (62).
3) to the other input terminal.

そして、この第2の加算器(63)の加算出力を係数乗
算器(64)に供給し、この係数乗算器(64)で係数
Kを乗算する。そして、この係数乗算器〈64)の乗算
出力を第1の加算器(61〉の他方の入力端子に供給す
る。
Then, the addition output of this second adder (63) is supplied to a coefficient multiplier (64), and multiplied by a coefficient K. The multiplication output of this coefficient multiplier (64) is then supplied to the other input terminal of the first adder (61).

そして、第1の加算器(61)の加算出力を、このディ
エンファシス回路(60)によりディエンファシスされ
た信号として、FM復調回路(52〉に供給し、このF
M復調回路(52)でFM復調された再生信号を復調信
号出力端子(53)に供給する。
Then, the addition output of the first adder (61) is supplied to the FM demodulation circuit (52>) as a signal de-emphasized by this de-emphasis circuit (60), and the
The reproduction signal FM demodulated by the M demodulation circuit (52) is supplied to the demodulation signal output terminal (53).

このように構成したエンファシス回路(40)の伝達関
数HR(Z)及びディエンファシス回路(60)の伝達
関数HP(Z)は、次のようになる。この場合、Kは係
数乗算器〈44)及び(64)の係数である。
The transfer function HR (Z) of the emphasis circuit (40) and the transfer function HP (Z) of the de-emphasis circuit (60) configured in this way are as follows. In this case, K is the coefficient of the coefficient multipliers (44) and (64).

Hll(Z) = 1 + K (1+ e−”)  
   ・・・・(3)HP(、、=         
     ・・・・(4)1 + K (1+ e−s
r) 従って、HR(z)・Hpcz)= 1  ・・・・(
5)となり、エンファシス回路(40)とディエンファ
シス回路(60)とは、互いに逆回路で伝達関数が1に
ナリ、エンファシス回路(40)でエンファシスされた
記録信号は、再生時にディエンファシス回路(60)で
元に戻ることが判る。
Hll(Z) = 1 + K (1+ e-”)
...(3)HP(,,=
...(4)1 + K (1+ e-s
r) Therefore, HR(z)・Hpcz)=1...(
5), the emphasis circuit (40) and the de-emphasis circuit (60) are inverse circuits with a transfer function of 1, and the recorded signal emphasized by the emphasis circuit (40) is transferred to the de-emphasis circuit (60) during playback. ) shows that it returns to its original state.

また、このエンファシス回路(40)とディエンファシ
ス回路(60)とによる系の安定性を、上述した(4)
式をZ変換した次式により示す。
In addition, the stability of the system by this emphasis circuit (40) and de-emphasis circuit (60) is explained in (4) above.
The following equation is shown by Z-transforming the equation.

Hp(z)= 1+K (1+27’) で、この回路は常に安定である。Hp(z)= 1+K (1+27') This circuit is always stable.

また、エンファシス回路(40)によりエンファシスさ
れた信号の振幅Gは、次式により示される。
Further, the amplitude G of the signal emphasized by the emphasis circuit (40) is expressed by the following equation.

G=  1+(2に+2に2)(1+CO3ωτ)・・
・・(7)この振幅Gは、従来例として第4図に示した
エンファシス回路の振幅G((2)式参照)とは異なる
が、エンファシス特性は搬送波周波数fcのサイドバン
ドがエンファシスされる第3図に示した特性とほぼ同等
のものになる。この場合、τは次のように選択される。
G= 1+ (2 to +2 to 2) (1+CO3ωτ)...
...(7) This amplitude G is different from the amplitude G of the emphasis circuit shown in FIG. 4 as a conventional example (see equation (2)), but the emphasis characteristic is that the sideband of the carrier frequency fc is emphasized. The characteristics are almost the same as those shown in Figure 3. In this case, τ is selected as follows.

τ=1/2fc・・・・(8) なお、本発明は上述実施例に限らず、その他種々の構成
が取り得ることは勿論である。
τ=1/2fc (8) Note that the present invention is not limited to the above-mentioned embodiments, and it goes without saying that various other configurations may be adopted.

〔発明の効果〕〔Effect of the invention〕

本発明によると、FM変調された信号をエンファシス及
びディエンファシスするエンファシス回路及びディエン
ファシス回路において、トランスバーサル型フィルタを
使用しない簡単な回路構成で、両回路の伝達関数が完全
に1になり、良好なエンファシス及びディエンファシス
が行エル。また、回路の調整箇所がトランスバーサル型
フィルタに比べ少なく、容易に調整が行える。
According to the present invention, in an emphasis circuit and a de-emphasis circuit for emphasizing and de-emphasizing an FM-modulated signal, the transfer functions of both circuits are completely equal to 1 with a simple circuit configuration that does not use a transversal filter. Emphasis and de-emphasis are performed. In addition, there are fewer adjustment points in the circuit than in a transversal type filter, and adjustment can be made easily.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例の記録系を示す構成図、第2
図は一実施例の再生系を示す構成図、第3図はエンファ
シス特性を示す特性図、第4図は従来のエンファシス回
路の一例を示す構成図、第5図は従来のディエンファシ
ス回路の一例を示す構成図である。 (32)はFM変調回路、(40)はエンファシス回路
、(52)はFM復調回路、(60)はディエンファシ
ス回路である。 代 理 人 松 隈 秀 盛 記儀構へ 第1区
FIG. 1 is a configuration diagram showing a recording system according to an embodiment of the present invention, and FIG.
Figure 3 is a configuration diagram showing a reproduction system of one embodiment, Figure 3 is a characteristic diagram showing emphasis characteristics, Figure 4 is a configuration diagram showing an example of a conventional emphasis circuit, and Figure 5 is an example of a conventional de-emphasis circuit. FIG. (32) is an FM modulation circuit, (40) is an emphasis circuit, (52) is an FM demodulation circuit, and (60) is a de-emphasis circuit. Agent Hidemori Matsukuma to the 1st ward

Claims (1)

【特許請求の範囲】 1、FM変調された信号のサイドバンドをエンファシス
するエンファシス回路において、 上記FM変調信号を遅延回路により遅延させ、該遅延信
号と上記FM変調信号とを第1の加算器により加算させ
、該加算出力を係数乗算器により係数を乗算し、該係数
乗算器の乗算出力と上記FM変調信号とを第2の加算器
により加算させ、該第2の加算器の加算出力よりエンフ
ァシスされたFM変調信号を得るようにしたことを特徴
とするエンファシス回路。 2、FM復調する前のFM変調信号のサイドバンドをデ
ィエンファシスするディエンファシス回路において、 上記FM変調信号を第1の加算器に供給し、該第1の加
算器の加算出力を遅延回路により遅延させ、該遅延信号
と上記第1の加算器の加算出力とを第2の加算器により
加算し、該第2の加算器の加算出力を係数乗算器により
係数を乗算し、該係数乗算器の乗算出力を上記第1の加
算器に供給して上記FM変調信号と加算し、上記第1の
加算器の加算出力よりディエンファシスされたFM変調
信号を得るようにしたことを特徴とするディエンファシ
ス回路。
[Claims] 1. In an emphasis circuit that emphasizes the sideband of an FM modulated signal, the FM modulated signal is delayed by a delay circuit, and the delayed signal and the FM modulated signal are combined by a first adder. The added output is multiplied by a coefficient by a coefficient multiplier, the multiplication output of the coefficient multiplier and the above FM modulation signal are added by a second adder, and the emphasis is calculated from the added output of the second adder. An emphasis circuit characterized in that it obtains an FM modulated signal. 2. In a de-emphasis circuit that de-emphasizes the sideband of the FM modulation signal before FM demodulation, the FM modulation signal is supplied to a first adder, and the addition output of the first adder is delayed by a delay circuit. The delayed signal and the addition output of the first adder are added by a second adder, and the addition output of the second adder is multiplied by a coefficient by a coefficient multiplier. A de-emphasis system characterized in that the multiplication output is supplied to the first adder and added to the FM modulation signal to obtain a de-emphasized FM modulation signal from the addition output of the first adder. circuit.
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