JPH03265974A - 設計支援システム - Google Patents
設計支援システムInfo
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- JPH03265974A JPH03265974A JP2063992A JP6399290A JPH03265974A JP H03265974 A JPH03265974 A JP H03265974A JP 2063992 A JP2063992 A JP 2063992A JP 6399290 A JP6399290 A JP 6399290A JP H03265974 A JPH03265974 A JP H03265974A
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- Japan
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- design
- proposal
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- 238000013461 design Methods 0.000 title claims abstract description 76
- 230000007246 mechanism Effects 0.000 claims abstract description 49
- 238000012795 verification Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 abstract description 10
- 230000007704 transition Effects 0.000 description 6
- 238000004088 simulation Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 3
- 241000282412 Homo Species 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
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- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力された仕様に基づいて、該入力された仕様
を満たすシステムを設計する設計支援システムにかかり
、特に設計者の認識に近い知識表現を行なうことができ
、かつ誤った知識やあいまいな知識を入力しても正確に
システム構築することが可能な知識ベース型の設計支援
システムに関する。
を満たすシステムを設計する設計支援システムにかかり
、特に設計者の認識に近い知識表現を行なうことができ
、かつ誤った知識やあいまいな知識を入力しても正確に
システム構築することが可能な知識ベース型の設計支援
システムに関する。
人間の持つ知識を計算機上に表現し、これを用いて設計
作業を行なわせる方法として、信学技報ＥＣ８５−２８
において論じられているように、設計者の知識をルール
化し、これにより推論を実行して目標とする回路を生成
する方法があった。
作業を行なわせる方法として、信学技報ＥＣ８５−２８
において論じられているように、設計者の知識をルール
化し、これにより推論を実行して目標とする回路を生成
する方法があった。
上記従来技術は設計者のノウハウを用いて、より高度な
設計が可能となる方式であるが、知識の検索による推論
の実行だけで設計を行なおうとしているため、設計手順
が実際に人間が設計を行なうときのように提案、検討と
いった手順をもたず、基本的には仕様に対応する設計物
への変換しか行なえない。このため、知識には正確さが
要求され、間違った知識やあいまいな知識を入力するこ
とはできない。また、知識も設計者の認識とは異なる表
現になり、保守が行ないにくいという問題があった・ 本発明は、上記した従来技術の問題点に鑑みなされたも
ので、設計者と同様の手順で設計を行なうことにより、
設計者の認識に近い知識表現を可能にし、かつ間違った
知識やあいまいな知識を入力した場合においても、正確
にシステムを構築することが可能な設計支援システムを
提供することを目的としている。
設計が可能となる方式であるが、知識の検索による推論
の実行だけで設計を行なおうとしているため、設計手順
が実際に人間が設計を行なうときのように提案、検討と
いった手順をもたず、基本的には仕様に対応する設計物
への変換しか行なえない。このため、知識には正確さが
要求され、間違った知識やあいまいな知識を入力するこ
とはできない。また、知識も設計者の認識とは異なる表
現になり、保守が行ないにくいという問題があった・ 本発明は、上記した従来技術の問題点に鑑みなされたも
ので、設計者と同様の手順で設計を行なうことにより、
設計者の認識に近い知識表現を可能にし、かつ間違った
知識やあいまいな知識を入力した場合においても、正確
にシステムを構築することが可能な設計支援システムを
提供することを目的としている。
上記目的を達成するため、本発明では設計物の候補を提
案する機構として推論機能を用い、提案された設計物を
評価する検証機構がこれを評価するようにし、さらにこ
れら２機能を用いて、各種の候補を評価しながら目標と
する設計物を生成する探索機構を設けることにより、設
計支援システム構成したものである。
案する機構として推論機能を用い、提案された設計物を
評価する検証機構がこれを評価するようにし、さらにこ
れら２機能を用いて、各種の候補を評価しながら目標と
する設計物を生成する探索機構を設けることにより、設
計支援システム構成したものである。
本発明では、推論機能を用いた提案機構が設計者の知識
をもとに設計案の提案を行ない、これをもとに検証機構
が設計案の評価を行なう。さらに、これらを制御する探
索機構が各設計案を比較、検討しながら最適な設計物を
生成する、という手順で設計が行なわれる。このため、
提案、検証をくりかえす人間の設計手法に近い設計が計
算機上で行ない得るものである。
をもとに設計案の提案を行ない、これをもとに検証機構
が設計案の評価を行なう。さらに、これらを制御する探
索機構が各設計案を比較、検討しながら最適な設計物を
生成する、という手順で設計が行なわれる。このため、
提案、検証をくりかえす人間の設計手法に近い設計が計
算機上で行ない得るものである。
以下、本発明の一実施例を第１＠〜第３図により説明す
る。第１図は本発明の一実施例におけるシステム構成を
示すものである。図中、２は推論機能を用いた提案機構
で、内蔵された設計者の知識に基づき設計案の提案を行
なう。図中、３は設計案の動作をシミュレートすること
により評価を実施する検証機構である６図中、１は前記
２，３の機構を制御して、各設計案を比較、検討しなが
ら最適な設計物を生成する探索機構である。以下、本実
施例を論理回路設計システムとしてその動作を説明する
。
る。第１図は本発明の一実施例におけるシステム構成を
示すものである。図中、２は推論機能を用いた提案機構
で、内蔵された設計者の知識に基づき設計案の提案を行
なう。図中、３は設計案の動作をシミュレートすること
により評価を実施する検証機構である６図中、１は前記
２，３の機構を制御して、各設計案を比較、検討しなが
ら最適な設計物を生成する探索機構である。以下、本実
施例を論理回路設計システムとしてその動作を説明する
。
第２図は第１図に示す提案機構２に記憶されている論理
回路提案用知識ベースの一部について項目とルールの起
動条件を示したものである。例えば、ルール１のフレー
ム同期回路構成ルールは回路名称がフレーム同期回路で
あった時に、その回路が図示していないがカウンタ回路
とバタンマツチ回路と状態遷移回路とから構成されるこ
と、及びその接続関係を示し、またルール２のカウンタ
回路設計ルールはロードタイミング、出力タイミングが
定義された時に、それに応じたカウンタ回路の設計方法
を示したものである。
回路提案用知識ベースの一部について項目とルールの起
動条件を示したものである。例えば、ルール１のフレー
ム同期回路構成ルールは回路名称がフレーム同期回路で
あった時に、その回路が図示していないがカウンタ回路
とバタンマツチ回路と状態遷移回路とから構成されるこ
と、及びその接続関係を示し、またルール２のカウンタ
回路設計ルールはロードタイミング、出力タイミングが
定義された時に、それに応じたカウンタ回路の設計方法
を示したものである。
第３図は第１図に示す検索機構１の動作を示すフローチ
ャートである。以下、第１図に示す実施例の動作をフロ
ーチャートに従い説明する。第３図に示すステップ４に
おいて、探索機構１に仕様が入力されると、ステップ５
において設計過程は初期状態に設定される。次に、ステ
ップ６において、第１図に示す提案機構２の起動を行な
う、ステップ７において提案機構２からの提案があれば
、ステップ８において第１図に示す検証機構３を起動し
、前記提案機構２から提案された設計案の動作シミュレ
ーションを行なう、提案がなければ、ステップ１１に進
み、設計案の有無を判定した後、設計不可とする１次に
、ステップ９においては前記シミュレーション結果とと
もに、設計案を記憶領域に追加記憶し、評価値により設
計案の並べ変えを行なう。ステップ１０において設計案
の中に仕様を満足しているものがあれば設計を終了し、
仕様を満足しているものがなければステップ１１におい
て設計案があるか否かを判定する。設計案がある場合に
はステップ１２で設計案を取り出し、ステップ６におい
て再び設計案を入力とする提案機構の起動を行なうよう
になっている。ステップ１１において、設計案がない場
合には、設計不可とする。
ャートである。以下、第１図に示す実施例の動作をフロ
ーチャートに従い説明する。第３図に示すステップ４に
おいて、探索機構１に仕様が入力されると、ステップ５
において設計過程は初期状態に設定される。次に、ステ
ップ６において、第１図に示す提案機構２の起動を行な
う、ステップ７において提案機構２からの提案があれば
、ステップ８において第１図に示す検証機構３を起動し
、前記提案機構２から提案された設計案の動作シミュレ
ーションを行なう、提案がなければ、ステップ１１に進
み、設計案の有無を判定した後、設計不可とする１次に
、ステップ９においては前記シミュレーション結果とと
もに、設計案を記憶領域に追加記憶し、評価値により設
計案の並べ変えを行なう。ステップ１０において設計案
の中に仕様を満足しているものがあれば設計を終了し、
仕様を満足しているものがなければステップ１１におい
て設計案があるか否かを判定する。設計案がある場合に
はステップ１２で設計案を取り出し、ステップ６におい
て再び設計案を入力とする提案機構の起動を行なうよう
になっている。ステップ１１において、設計案がない場
合には、設計不可とする。
次４．−５第１図に示すシステムにフレーム同期回路の
設計に対する仕様が入力された時の動作を例にとって説
明を行なう。先ず、探索機構１は仕様が入力されると、
第３図に示したように、回路案がない仕様だけの状態を
初期状態として設定し、提案機構の起動を行なう。仕様
の内容は１回路分類がフレーム同期回路であること及び
入力信号のバタン入力タイミング及びバタン及び状態遷
移条件及び出力信号の出力タイミングの５点である。
設計に対する仕様が入力された時の動作を例にとって説
明を行なう。先ず、探索機構１は仕様が入力されると、
第３図に示したように、回路案がない仕様だけの状態を
初期状態として設定し、提案機構の起動を行なう。仕様
の内容は１回路分類がフレーム同期回路であること及び
入力信号のバタン入力タイミング及びバタン及び状態遷
移条件及び出力信号の出力タイミングの５点である。
提案機構２は設定された状態で推論を実行する。
まず最初に入力条件がそろうのは、ルール１のフレーム
同期回路構成ルールである。ルール１の起動によってカ
ウンタ回路とバタンマツチ回路と状態遷移回路による回
路構成、及びこれらの接続関係が明らかになる。回路名
称であるバタンマツチ回路より、第２図に示すルール３
のバタンマツチ回路設計ルールの入力条件がそろうこと
となる。
同期回路構成ルールである。ルール１の起動によってカ
ウンタ回路とバタンマツチ回路と状態遷移回路による回
路構成、及びこれらの接続関係が明らかになる。回路名
称であるバタンマツチ回路より、第２図に示すルール３
のバタンマツチ回路設計ルールの入力条件がそろうこと
となる。
ルール３の起動によって、各種のバタンマツチ回路が設
計され、回路案として出力される。以後、起動されるル
ールはないので、提案機構２は動作を終了する。
計され、回路案として出力される。以後、起動されるル
ールはないので、提案機構２は動作を終了する。
提案機構２が回路の提案をすると、探索機構１はその提
案に対する評価を行なうため、検証機構３の起動を行な
う。検証機構３は提案機構２による全ての回路案に対す
る動作シミュレーションを行ない、各バタンマツチ回路
の信号出力タイミングを作成する。次に探索機構１は設
計案の並べかえを行なう。並べかえは設計案の評価に応
じて優先順に並べるものであるが、ここでは使用する回
路の規模（ゲート数）の少ない順に並べかえるものとす
る。この時点では、未だ入力された設計仕様を満足して
いないので、探索機構１は設計案の先頭、すなわちバタ
ンマツチ回路のうち最も回路規模の小さいものを一つ取
り出し、再び提案機構２の起動を行なう、この時点では
初期状態とは異なり、入力された設計仕様の他にバタン
マツチ回路とその信号出力タイミング等が既知のデータ
となっている。提案機構２は前回と同様にルールのマツ
チングを行い、入力条件のそろったルールを起動する。
案に対する評価を行なうため、検証機構３の起動を行な
う。検証機構３は提案機構２による全ての回路案に対す
る動作シミュレーションを行ない、各バタンマツチ回路
の信号出力タイミングを作成する。次に探索機構１は設
計案の並べかえを行なう。並べかえは設計案の評価に応
じて優先順に並べるものであるが、ここでは使用する回
路の規模（ゲート数）の少ない順に並べかえるものとす
る。この時点では、未だ入力された設計仕様を満足して
いないので、探索機構１は設計案の先頭、すなわちバタ
ンマツチ回路のうち最も回路規模の小さいものを一つ取
り出し、再び提案機構２の起動を行なう、この時点では
初期状態とは異なり、入力された設計仕様の他にバタン
マツチ回路とその信号出力タイミング等が既知のデータ
となっている。提案機構２は前回と同様にルールのマツ
チングを行い、入力条件のそろったルールを起動する。
既に起動されたルールを除き入力条件のそろったルール
は、第２図に示すルール４である。すなわち前回の推論
時、ルール１の起動により各回路の接続関係が明らかに
なっており、状態遷移回路の入力であるバタンマツチ回
路の出力タイミングが明らかになったことにより、ルー
ル４の入力条件がそろうこととなる。
は、第２図に示すルール４である。すなわち前回の推論
時、ルール１の起動により各回路の接続関係が明らかに
なっており、状態遷移回路の入力であるバタンマツチ回
路の出力タイミングが明らかになったことにより、ルー
ル４の入力条件がそろうこととなる。
ルール４の起動により、各種状態遷移回路の設計が行な
われる。以下同様に状態遷移回路の出力がカウンタ回路
のロード入力に接続されることから、シミュレーション
による検証、推論の実行により各種カウンタ回路の設計
が行なわれ、各回路を組み合わせたフレーム同期回路が
提案される。
われる。以下同様に状態遷移回路の出力がカウンタ回路
のロード入力に接続されることから、シミュレーション
による検証、推論の実行により各種カウンタ回路の設計
が行なわれ、各回路を組み合わせたフレーム同期回路が
提案される。
ルールにより複数の回路が提案されているが、これらの
組み合わせが探索機構１においてゲート数の少ない順に
並べ変えられるため、最後にゲート数の最も少ないフレ
ーム同期回路を設計結果として出力することとなる。
組み合わせが探索機構１においてゲート数の少ない順に
並べ変えられるため、最後にゲート数の最も少ないフレ
ーム同期回路を設計結果として出力することとなる。
なお、本実施例では論理回路の設計を例にとり説明を行
なったが、本発明は論理回路の設計に限定されるもので
はなく、他の各種設計に対応することが可能である。
なったが、本発明は論理回路の設計に限定されるもので
はなく、他の各種設計に対応することが可能である。
本発明によれば、提案機構が提案を行ない、これをもと
に検証機構が評価を行なう、さらに、探索機構が各設計
案を比較、検討しながら最適な設計物を生成する、とい
う手順で設計が行なわれる。
に検証機構が評価を行なう、さらに、探索機構が各設計
案を比較、検討しながら最適な設計物を生成する、とい
う手順で設計が行なわれる。
このため、提案、検証をくりかえす人間の設計手法に近
い設計が計算機上で行ない得るものであり、この結果、
知識の表現が人間の持つ意識に近いものになる。また、
提案された設計物は必ずシミュレーションによる評価が
行なわれ、探索機構による選択が行なわれるため、あい
まいな知識や間違った知識が存在しても、正しい設計結
果を出力することが可能である。
い設計が計算機上で行ない得るものであり、この結果、
知識の表現が人間の持つ意識に近いものになる。また、
提案された設計物は必ずシミュレーションによる評価が
行なわれ、探索機構による選択が行なわれるため、あい
まいな知識や間違った知識が存在しても、正しい設計結
果を出力することが可能である。
第１図は本発明の設計支援システムの一実施例を示すブ
ロック図、第２図は第１図に示す提案機構に記憶された
論理回路設計用知識ベースにおける項目とルールの起動
条件の一例を示す説明図、第３図は第１図に示す提案機
構の動作を示すフローチャートである。 １・・・検索機構、２・・・提案機構、３・・・検証機
構。
ロック図、第２図は第１図に示す提案機構に記憶された
論理回路設計用知識ベースにおける項目とルールの起動
条件の一例を示す説明図、第３図は第１図に示す提案機
構の動作を示すフローチャートである。 １・・・検索機構、２・・・提案機構、３・・・検証機
構。
Claims (1)
- １、入力された仕様をもとに、仕様を満たすシステムを
設計する設計支援システムにおいて、あらかじめ入力さ
れた設計知識をもとに設計を具体化する提案機能と、提
案結果が仕様を満たしているか否かの検証を行なう検証
機能と、提案機構によって提案された設計案を検証機能
によって検証しながら目標とする設計物を生成する探索
機能とにより構成されることを特徴とする設計支援シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063992A JPH03265974A (ja) | 1990-03-16 | 1990-03-16 | 設計支援システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063992A JPH03265974A (ja) | 1990-03-16 | 1990-03-16 | 設計支援システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03265974A true JPH03265974A (ja) | 1991-11-27 |
Family
ID=13245282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2063992A Pending JPH03265974A (ja) | 1990-03-16 | 1990-03-16 | 設計支援システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03265974A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6622292B2 (en) | 2000-09-14 | 2003-09-16 | Hitachi, Ltd. | Design method for logic circuit, design support system for logic circuit and readable media |
| US9009724B2 (en) | 2010-09-24 | 2015-04-14 | Hewlett-Packard Development Company, L.P. | Load balancing data access in virtualized storage nodes |
| US9158653B2 (en) | 2010-03-21 | 2015-10-13 | Hewlett-Packard Development Company, L.P. | Determining impact of virtual storage backup jobs |
-
1990
- 1990-03-16 JP JP2063992A patent/JPH03265974A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6622292B2 (en) | 2000-09-14 | 2003-09-16 | Hitachi, Ltd. | Design method for logic circuit, design support system for logic circuit and readable media |
| US9158653B2 (en) | 2010-03-21 | 2015-10-13 | Hewlett-Packard Development Company, L.P. | Determining impact of virtual storage backup jobs |
| US9009724B2 (en) | 2010-09-24 | 2015-04-14 | Hewlett-Packard Development Company, L.P. | Load balancing data access in virtualized storage nodes |
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