JPH03242934A - Formation of semiconductor film - Google Patents
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- Formation Of Insulating Films (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体成膜方法、特に、化学気相成長方法
によって、半導体ウェハのウエノ＼主面に薄膜を形成す
る半導体成膜方法に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor film forming method, particularly to a semiconductor film forming method for forming a thin film on the main surface of a semiconductor wafer by a chemical vapor deposition method. It is.
［従来の技術］
第２図及び第３図は、例えば第４図に示すような半導体
の薄膜を形成するための従来の化学気相成長装置の縦断
面図であり、第２図は減圧下で行なわれるものの、また
、第３図は常圧下で行なわれるものである。[Prior Art] FIGS. 2 and 3 are vertical cross-sectional views of a conventional chemical vapor deposition apparatus for forming a semiconductor thin film as shown in FIG. 4, for example, and FIG. Although the test shown in FIG. 3 is performed under normal pressure, the test shown in FIG.
第２図において、符号（１）はウェハ載置ボード（２）
上に載置されている半導体ウェハ、（３）はそれらを封
入している炉室管、（４）は蓋、（５）はヒタ、（６）
は排気口、（７）はガス導入口である。In Figure 2, code (1) is the wafer mounting board (2).
The semiconductor wafers placed on top, (3) the furnace chamber tube enclosing them, (4) the lid, (5) the lid, (6)
(7) is an exhaust port, and (7) is a gas inlet.
次に動作について述べると、まず、炉室管（３）内のウ
ェハ載置ボード（２）上に５０枚〜１５０枚の範囲で半
導体ウェハ（１）を載置して収納した後、蓋（４）を閉
じて炉室管（３）を密閉し、次いで、図示されていない
排気装置により排気口（６）より排気を行なって、炉室
管（３）内を減圧にする。Next, the operation will be described. First, 50 to 150 semiconductor wafers (1) are placed and stored on the wafer placement board (2) in the furnace chamber tube (3), and then the lid ( 4) to hermetically seal the furnace chamber tube (3), and then exhaust air from the exhaust port (6) using an exhaust device (not shown) to reduce the pressure inside the furnace chamber tube (3).
次いで、ヒータ（５）により加熱する。Next, it is heated by a heater (5).
このようにして準備が終ると、ガス導入口（７）より、
０．ガス及び有機３ｉＬ系のガスであるテトラエトキシ
シラン（以下、ＴＥ０１という）を供給することによっ
て、半導体ウェハ（１）の表面には、熱化学反応により
、高温熱酸化膜（以下、ＨＴＯ膜という）か形成される
。After completing the preparation in this way, from the gas inlet (7),
0. By supplying tetraethoxysilane (hereinafter referred to as TE01), which is a gas and organic 3iL-based gas, a high temperature thermal oxide film (hereinafter referred to as HTO film) is formed on the surface of the semiconductor wafer (1) through a thermochemical reaction. or formed.
第４図に示した成膜状態図で、（８）は上記ＨＴＯ膜で
あり、半導体ウェハ（１）のウェハ主面上に先に形成さ
れている配線膜（９）上に形成させている。In the film formation state diagram shown in FIG. 4, (8) is the above-mentioned HTO film, which is formed on the wiring film (9) previously formed on the wafer main surface of the semiconductor wafer (1). .
次に、第３図に示す常圧の化学気相成長装置において、
符号（１０）は反応ガスか供給されるガスヘッド、（１
１）は半導体（１）を載置して移動するウェハステージ
、（１２）は半導体ウェハ（１）を加熱するヒータ、（
１３）はガスを排気する排気口である。Next, in the atmospheric pressure chemical vapor deposition apparatus shown in FIG.
The symbol (10) is the gas head to which the reaction gas is supplied, (1
1) is a wafer stage on which the semiconductor (1) is placed and moves; (12) is a heater that heats the semiconductor wafer (1);
13) is an exhaust port for exhausting gas.
次に動作について説明すると、上記ガスヘッド（ｌＯ）
の下で、順次移動するように構成されているウェハステ
ージ（１１）に載置されている先にＨＴＯ膜が形成され
ている半導体ウェハ（１）はヒータ（１２）により加熱
される。Next, to explain the operation, the above gas head (lO)
A semiconductor wafer (1) on which an HTO film is formed, which is placed on a wafer stage (11) that is configured to move sequentially, is heated by a heater (12).
その状態において、装置の排気口（１３）より、排気を
行ないながら、ガスヘッド（１０）より０２ガス、及び
、ＳＩＨ＆ガスに少量のＰ Ｉ（、ガス、ＢｔＨａガス
を加えた混合ガスを供給することにより、半導体ウェハ
（１）のウェハ主面上にＰ、Ｂを含んたＳｉｎ、膜（以
下ＢＰＳＧ膜という）を形成する。これが第４図に示し
たＢＰＳＧ膜（１４）であり、ＩＩＴＯ膜（８）の上に
形成される。In this state, while exhausting air from the exhaust port (13) of the device, a mixed gas of 02 gas, SIH & gas, and a small amount of PI (, BtHa gas) is supplied from the gas head (10). As a result, a Sin film containing P and B (hereinafter referred to as BPSG film) is formed on the main surface of the semiconductor wafer (1).This is the BPSG film (14) shown in FIG. (8) is formed above.
［発明が解決しようとする課題］
上記したように、半導体ウェハ（１）上に設けられた配
線膜（９）上の絶縁膜は、ＨＴＯ膜（８）及びＢＰＳＧ
膜（１４）の２層により形成されているが、これは、成
膜成長速度が遅く、しかも、配線膜（９）の凹凸に対す
る段差被覆性（以下、ステップカバレージという）が悪
いが、絶縁性が良いＨＴＯ膜（８）と、絶縁性は悪いが
、成膜成長速度が早く、後工程でリフロー（８００°Ｃ
〜９００℃で加熱）を行なうことにより、良好なステッ
プカバレージが得られるＢＰＳＧ膜（１４）の互いの長
所を用いるためである。[Problems to be Solved by the Invention] As described above, the insulating film on the wiring film (9) provided on the semiconductor wafer (1) is composed of the HTO film (8) and the BPSG film.
It is formed of two layers of the film (14), which has a slow film growth rate and poor step coverage (hereinafter referred to as step coverage) for the unevenness of the wiring film (9). The HTO film (8) has good insulation properties, but has a fast film growth rate and can be easily reflowed (800°C) in the post process.
This is to utilize the mutual advantages of the BPSG film (14), which can obtain good step coverage by heating at ~900°C.
そのために、所望の絶縁膜を形成するためには、上記減
圧下での化学気相成長装置の常圧下の化学気相成長装置
の２種類の装置により、２種類の処理工程が必要てあり
、それぞれの装置での処理や、両装置間の搬送に時間か
かかり、しかも、両装置間の搬送及びバッチ処理のため
に、半導体ウェハ間での成膜精度は、各バッチ間でバラ
ツキが生じていた。Therefore, in order to form the desired insulating film, two types of processing steps are required using two types of equipment: the chemical vapor deposition equipment under reduced pressure and the chemical vapor deposition equipment under normal pressure. Processing in each device and transportation between the two devices takes time, and because of the transportation between the two devices and batch processing, the deposition accuracy of semiconductor wafers varies from batch to batch. Ta.
この発明は、上記のような問題点を解決することを課題
とするもので、バッチ間のバラツキが低減し、所要時間
も短縮され、しかも、ステップカバレージや絶縁性の良
い膜を成膜し得る半導体成膜方法を得ることを目的とす
る。This invention aims to solve the above-mentioned problems, and it is possible to reduce variations between batches, shorten the required time, and form a film with good step coverage and insulation properties. The purpose is to obtain a semiconductor film forming method.
［課題を解決するための手段］
この発明に係る半導体成膜方法は、ウェハ主面が露出し
ているチャンバ内の上記ウェハ主面に向けて反応ガスを
減圧状態で注入して化学気相成長方法により成膜する第
１工程と、上記チャンバ内のガスを排気した後、不活性
ガスをパージする第２工程と、上記不活性ガスを大気圧
近くにした後、反応ガスをウェハ主面に向けて注入して
化学気相成長方法により成膜する第３工程とを有してい
るものである。[Means for Solving the Problems] A semiconductor film forming method according to the present invention performs chemical vapor deposition by injecting a reactive gas under reduced pressure toward the main surface of the wafer in a chamber in which the main surface of the wafer is exposed. a first step of forming a film by a method; a second step of purging the inert gas after exhausting the gas in the chamber; and a second step of purging the inert gas after bringing the inert gas to near atmospheric pressure, and then applying a reactive gas to the main surface of the wafer. A third step is to form a film by a chemical vapor deposition method.
［作 用］
この発明は、上記のように構成されているので、第１工
程においてもウエノ＼主面に向けて多量の反応ガスが供
給され、従って、減圧下での成膜速度も速く、また、同
一チャンバ内にて減圧下と常圧下との両方の化学気相成
長方法による成膜が行なえるので、短時間に性能にバラ
ツキが少なく絶縁性も良く、しかもステップカバレージ
の良い成膜を形成することができる。[Function] Since the present invention is configured as described above, a large amount of reaction gas is supplied toward the Ueno main surface even in the first step, so that the film formation rate under reduced pressure is also fast. In addition, since films can be formed using chemical vapor deposition methods both under reduced pressure and normal pressure in the same chamber, films can be formed in a short time with little variation in performance, good insulation properties, and good step coverage. can be formed.
［実施例］
以下、この発明をその一実施要領を実現し得る化学気相
成長装置を示す図に基づいて説明する。[Example] Hereinafter, the present invention will be explained based on a diagram showing a chemical vapor deposition apparatus that can realize one embodiment of the invention.
なお、この装置はいわゆるポストミックスタイプを示し
ている。Note that this device is of a so-called post-mix type.
第１図において、符号（２１）は半導体ウェハ（１）ヲ
下面に支持するウェハステージで、このウェハステージ
（２１）の下面には、半導体ウェハ（１）が下向きに（
フェースダウン）載置されており、半導体ウェハ（１）
の成膜しない裏面を、ウニハスダウンージ（２１）内に
内蔵しているヒータ（２２）により加熱して、半導体ウ
ェハ（１）のウェハ主面すなわち下面も同時に加熱する
。In FIG. 1, reference numeral (21) denotes a wafer stage that supports the semiconductor wafer (1) on its lower surface.
The semiconductor wafer (1) is placed face down).
The back surface on which a film is not formed is heated by a heater (22) built in the unifas downage (21), and the main wafer surface, that is, the bottom surface of the semiconductor wafer (1) is also heated at the same time.
（２３）は半導体ウェハ（１）をウェハステージ（２１
）に密着固定させる押えつめであって、押えづめ（２３
）は上下棒（２４）に固定されており、この上下棒（２
４）は気密軸受（２５）を介して、外部に引き出されて
おり、半導体ウェハ（１）の取出１人時に、図示されて
いない駆動装置により、矢印（２６）のごとく上下に移
動可動に構成されている。(23) holds the semiconductor wafer (1) on the wafer stage (21).
) is a presser foot that is tightly fixed to the presser foot (23
) is fixed to the vertical bar (24), and this vertical bar (24) is fixed to the vertical bar (24).
4) is pulled out to the outside via an airtight bearing (25), and is configured to be movable up and down as shown by the arrow (26) by a drive device (not shown) when one person is taking out the semiconductor wafer (1). has been done.
また、（２７）はチャンバであって、チャンバ（２７）
内は減圧に耐える気密性を有しており、このチャンバ（
２７）内に半導体ウェハ（１）のウェハ主面が露出する
ように、ウェハステージ（２１）が気密に取り付けられ
る。Further, (27) is a chamber, and the chamber (27)
The inside is airtight enough to withstand reduced pressure, and this chamber (
The wafer stage (21) is airtightly attached so that the main wafer surface of the semiconductor wafer (1) is exposed inside the wafer stage (27).
次に、（２８）は反応ガス等を導入するガス供給口を有
するガスヘッドであって、このガス供給口がウェハステ
ージ（２１）に取り付けられている半導体ウェハ（１）
のウェハ主面に対向するようにチャンバ（２７）に気密
に取り付けられており、上記ガス供給口からは、ＴＥＯ
Ｓガス（２９）、ＰＨ，ガス（３０）、ＢｔＨ−ガス（
３１）、ＳｉＨ４ガス（３２）及び０．ガス（３３）が
それぞれの切換バルブ（２９ａ）（３０ａ）（８１ａ）
（３２ａ）（３３ａ）を介して導入され供給される。た
だし、内部は各ガスがそれぞれ混合しないように構成さ
れている。Next, (28) is a gas head having a gas supply port for introducing a reaction gas, etc., and this gas supply port is attached to the semiconductor wafer (1) attached to the wafer stage (21).
is airtightly attached to the chamber (27) so as to face the main surface of the wafer, and the TEO
S gas (29), PH, gas (30), BtH-gas (
31), SiH4 gas (32) and 0. Gas (33) is connected to each switching valve (29a) (30a) (81a)
(32a) and is introduced and supplied via (33a). However, the interior is configured so that the gases do not mix.
なお、各切換バルブ（２９ａ）（３０ａ）（３１ａ）（
３２ａ）（３３ａ）は、処理シーケンスに従って開閉さ
れる。In addition, each switching valve (29a) (30a) (31a) (
32a) and (33a) are opened and closed according to the processing sequence.
（３４）は真空排気ユニットで、チャンバ（２７）内を
切換バルブ（３４ａ）を介して排気減圧する。(34) is a vacuum evacuation unit that evacuates and depressurizes the inside of the chamber (27) via a switching valve (34a).
また、（３５）はＮ２ガス、Ａｒガス等の不活性ガスで
、その切換バルブ（３５ａ）を介して、チャンバ（２７
）内に供給される。更に、（３６）はチャンバ（２７）
内のガスをその切換バルブ（ｉ１６ａ）を介して大気に
開放する排出口で、大気圧よりわずかに負圧になってい
るダクｌ−（３７）に常圧下での反応ガスを排出する。Further, (35) is an inert gas such as N2 gas or Ar gas, which is connected to the chamber (27) via the switching valve (35a).
) is supplied within. Furthermore, (36) is a chamber (27)
The reaction gas under normal pressure is discharged into the duct l-(37), which has a slightly negative pressure than the atmospheric pressure, at the outlet which releases the gas inside to the atmosphere through the switching valve (i16a).
なお、切換バルブ（３４ａ） （３５ａ） （３６ａ）
もそれぞれ処理シーケンスに従って開閉される。In addition, the switching valves (34a) (35a) (36a)
are also opened and closed according to the processing sequence.
次に上記装置によって、この発明方法を成膜処理工程に
従って説明する。Next, the method of the present invention will be explained according to the film forming process using the above-mentioned apparatus.
まず、全切換バルブ（２９ａ）〜（３６ａ）を閉じた状
態？
で、切換バルブ（３４ａ）を開き、真空排気ユニット（
３４）を駆動して、チャンバ（２７）内を１０−３〜１
Ｏ−５Ｔｏｒｒに真空引きし、前処理における残ガスを
排出した後、切換バルブ（３４ａ）を閉じると共に、切
換バルブ（２９ａ）及び（３３ａ）を開いて、ガスヘッ
ド（２８）内にＴＥＯＳガスヘッド（２９）及び０．ガ
ス（３３）を導入する。この導入によって、チャンバ（
２７）内の圧力は１ ＝ １０−’Ｔｏｒｒ程度の減圧
状態にされる。First, are all switching valves (29a) to (36a) closed? Then, open the switching valve (34a) and turn on the vacuum exhaust unit (
34) to move the inside of the chamber (27) from 10-3 to 1
After evacuating to O-5 Torr and discharging the residual gas from the pretreatment, close the switching valve (34a) and open the switching valves (29a) and (33a) to install the TEOS gas head in the gas head (28). (29) and 0. Introduce gas (33). With this introduction, the chamber (
27) is reduced to about 1=10-'Torr.
ここで、予めウェハステージ（２１）に載置されている
半導体ウェハ（１）は、ヒータ（２２）により、６００
〜６８００Ｃに加熱されており、従って、半導体ウェハ
（１）のウェハ主面は熱化学反応によりＩＩＴＯ膜（８
）が形成される。以上が第１工程である。Here, the semiconductor wafer (1), which has been placed on the wafer stage (21) in advance, is
The main surface of the semiconductor wafer (1) is heated to ~6800C, and the main surface of the semiconductor wafer (1) is heated to an IITO film (8
) is formed. The above is the first step.
次に切換バルブ（２９ａ）〜（３３ａ）を閉じ、切換バ
ルブ（３４ａ）を開にして、再びチャンバ（２７）内を
真空排気ユニット（３４）により１０−、” 〜１Ｏ−
５Ｔｏｒｒに排気して真空引きし、残ガスを排気した後
、切換バルブ（３５ａ）を開にして、Ｎ、ガス、Ａｒガ
ス等の不活性ガス（３５）をチャンバ（２７）内に導入
し、チャンバ（２７）内を大気よりわずかに高い圧力に
する。これが第２工程である。Next, the switching valves (29a) to (33a) are closed, the switching valve (34a) is opened, and the inside of the chamber (27) is again evacuated by the vacuum evacuation unit (34).
After evacuating to 5 Torr and evacuating the remaining gas, open the switching valve (35a) and introduce an inert gas (35) such as N, gas, or Ar gas into the chamber (27). The pressure inside the chamber (27) is made slightly higher than atmospheric pressure. This is the second step.
次いで、切換バルブ（３５ａ）を閉じると共に切換バル
ブ（３６ａ）を開にして、チャンバ（２７）内を大気圧
に戻した後、切換バルブ（３０ａ） （３１ａ） （３
２ａ） （３３ａ）を開にして、ＰＨ３ガス（３０）、
Ｂ２１１．ガス（３１）、ＳｉＨ。Next, the switching valve (35a) is closed and the switching valve (36a) is opened to return the inside of the chamber (27) to atmospheric pressure, and then the switching valve (30a) (31a) (3
2a) Open (33a) and turn on PH3 gas (30),
B211. Gas (31), SiH.
ガス（３２）、０．ガス（３３）をチャンバ（２７）内
に導入し、゛上記第１工程において減圧下で成膜を完了
したＨＴＯ膜（８）の上にＢＰＳＧ膜（１４）を熱化学
反応により形成させる。この工程に入る前に半導体ウェ
ハ（１）の温度は３５０℃〜４００°Ｃの範囲に加熱さ
れている。Gas (32), 0. A gas (33) is introduced into the chamber (27), and a BPSG film (14) is formed by thermochemical reaction on the HTO film (8), which has been formed under reduced pressure in the first step. Before starting this step, the temperature of the semiconductor wafer (1) is heated to a range of 350°C to 400°C.
以上が第３工程である。The above is the third step.
以上の処理工程を繰り返して、第４図に示した構造の成
膜が形成される。By repeating the above processing steps, a film having the structure shown in FIG. 4 is formed.
なお、上記実施例では、常圧下でのＢＰＳＧ膜生戊を生
成ン系のガスで説明したが、有機シラン系ソスであるＴ
ＥＯＳ（Ｓｉ（ＯＣｔＨｓ）４）、ＴＭＰ（Ｐ（ＯＣＩ
（ａ）、ｌ。In the above example, BPSG film formation under normal pressure was explained using a production gas, but T, which is an organic silane-based gas,
EOS(Si(OCtHs)4), TMP(P(OCI)
(a), l.
ＴＭＢ （Ｂ（ＯＣＬ） ３＋ を用いても良いことは
当然である。It goes without saying that TMB (B(OCL) 3+ ) may also be used.
また、上記実施例では、ポストミックスタイプの装置に
ついて説明したが、ＴＥＯＳガス（２９）、Ｏ，ガス（
３３）又はＰＨ，ガス（３０）、Ｂ、Ｈ，ガス（３１）
、Ｓ＋Ｈ４カ０
ス（３２）、０２ガス（３３）をガスヘッド（２８）内
で混合して半導体ウェハ（１）へ供給するプリミックス
タイプのものであっても良い。In addition, in the above embodiment, a post-mix type device was explained, but TEOS gas (29), O, gas (
33) or PH, gas (30), B, H, gas (31)
, S+H4 gas (32), and 02 gas (33) may be mixed in the gas head (28) and supplied to the semiconductor wafer (1).
更に、上記実施例で示したウェハステージ（２１）の加
熱方式、ガスヘット、排気系統の形状、構成は上記実施
例に限定されるものではなく、いかなる形式のものでも
よい。Further, the heating method of the wafer stage (21), gas head, and shape and configuration of the exhaust system shown in the above embodiments are not limited to those shown in the above embodiments, and may be of any type.
［発明の効果］
以上のように、この発明によれば、同一チャンバ内で減
圧状態下及び常圧状態下での化学気相成長方法による成
膜をそれぞれ第１及び第３工程により、反応ガスをウェ
ハ主面に向けて供給することにより行ない、その間に不
活性ガスを入れて相互に影響を排除する第２このを挿入
して構成しているので、双方の特徴を生かした成膜を連
続的に行なうことができ、従って、成膜に際して生ずバ
ラツキも少なく、かつ、短時間に、しかも、絶縁性及び
ステップカバレージの良い膜を形成することができる半
導体成膜方法が得られる効果を有している。[Effects of the Invention] As described above, according to the present invention, film formation using a chemical vapor deposition method under reduced pressure and normal pressure in the same chamber is performed in the first and third steps, respectively. This is done by supplying the main surface of the wafer toward the main surface of the wafer, and inserts a second gas in between to eliminate mutual influence by introducing an inert gas, so that continuous film formation takes advantage of the characteristics of both. Therefore, it has the effect of providing a semiconductor film forming method that can form a film with good insulating properties and step coverage in a short time with little variation during film formation. are doing.
第１図はこの発明方法の一実施要領を実施するための化
学気相成長装置の一例を示す縦断面図、第２図は従来の
減圧状態下での化学気相成長装置の一例を示す縦断面図
、第３図は従来の常圧状態下での化学気相成長装置の一
例を示す縦断面図、第４図は半導体ウェハの一例のＩＩ
ＴＯ膜、ＢＰＳＧ膜の形成状態を模式的に示した部分拡
大断面図である。
（１）・・半導体ウェハ、（２１）・・ウエハステジ、
（２２）・・ヒータ、（２７）・・チャンバ、（２８）
・・ガスヘッド、（２９）・・ＴＥＯＳガス、（ａＯ）
・・ＰＨ３ガス、（３１） −・Ｂ、）１６ガス、（３
２） ・・５ｉｌｌ、ガス、（３３）−−０、ガス、（
３４）・・真空排気ユニット、（３５）・・不活性ガス
、（３６）・・排出口、（３７）・・ダクト。
なお、各図中、同一符号は同−又は相当部分を示す。FIG. 1 is a longitudinal cross-sectional view showing an example of a chemical vapor deposition apparatus for carrying out one embodiment of the method of the present invention, and FIG. 2 is a longitudinal cross-sectional view showing an example of a conventional chemical vapor deposition apparatus under reduced pressure conditions. 3 is a vertical sectional view showing an example of a conventional chemical vapor deposition apparatus under normal pressure conditions, and FIG. 4 is a II of an example of a semiconductor wafer.
FIG. 2 is a partially enlarged cross-sectional view schematically showing the formation state of a TO film and a BPSG film. (1)...Semiconductor wafer, (21)...Wafer stage,
(22)...Heater, (27)...Chamber, (28)
...Gas head, (29) ...TEOS gas, (aO)
・・PH3 gas, (31) −・B,)16 gas, (3
2) ...5ill, gas, (33)--0, gas, (
34)...Vacuum exhaust unit, (35)...Inert gas, (36)...Exhaust port, (37)...Duct. In each figure, the same reference numerals indicate the same or corresponding parts.
Claims (1)
つつ、半導体ウェハのウェハ主面に反応ガスを供給して
化学気相成長方法により、半導体ウェハのウェハ主面に
所望の薄膜を形成する半導体成膜方法において、上記ウ
ェハ主面が露出しているチャンバ内のウェハ主面に向け
て反応ガスを減圧状態で注入して化学気相成長方法によ
り成膜する第１工程と、上記チャンバ内のガスを排気し
た後、不活性ガスをパージする第２工程と、上記不活性
ガスを大気圧に近い状態にした後反応ガスをウェハ主面
に向け注入して化学気相成長方法により成膜をする第３
工程とを有していることを特徴とする半導体成膜方法。A semiconductor manufacturing method that forms a desired thin film on the main surface of a semiconductor wafer by chemical vapor deposition by heating a semiconductor wafer placed on a wafer stage and supplying a reactive gas to the main surface of the semiconductor wafer. In the film method, a first step of injecting a reactive gas under reduced pressure toward the main surface of the wafer in a chamber in which the main surface of the wafer is exposed to form a film by a chemical vapor deposition method; After evacuating the wafer, there is a second step of purging the inert gas, and after bringing the inert gas to a state close to atmospheric pressure, a reactive gas is injected toward the main surface of the wafer to form a film by chemical vapor deposition. Third
A method for forming a semiconductor film, comprising the steps of:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3847790A JPH03242934A (en) | 1990-02-21 | 1990-02-21 | Formation of semiconductor film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3847790A JPH03242934A (en) | 1990-02-21 | 1990-02-21 | Formation of semiconductor film |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03242934A true JPH03242934A (en) | 1991-10-29 |
Family
ID=12526338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3847790A Pending JPH03242934A (en) | 1990-02-21 | 1990-02-21 | Formation of semiconductor film |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03242934A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153784A (en) * | 1994-11-28 | 1996-06-11 | Nec Corp | Manufacture of semiconductor device |
| JP2006041307A (en) * | 2004-07-29 | 2006-02-09 | Fuji Electric Holdings Co Ltd | Manufacturing method for insulated gate type field-effect transistor |
| US7309891B2 (en) | 2004-08-23 | 2007-12-18 | Kabushiki Kaisha Toshiba | Non-volatile and memory semiconductor integrated circuit |
-
1990
- 1990-02-21 JP JP3847790A patent/JPH03242934A/en active Pending
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| US7687346B2 (en) | 2004-08-23 | 2010-03-30 | Kabushiki Kaisha Toshiba | Method of manufacturing a non-volatile NAND memory semiconductor integrated circuit |
| US7977728B2 (en) | 2004-08-23 | 2011-07-12 | Kabushiki Kaisha Toshiba | Non-volatile NAND memory semiconductor integrated circuit |
| US8330204B2 (en) | 2004-08-23 | 2012-12-11 | Kabushiki Kaisha Toshiba | Non-volatile NAND memory semiconductor integrated circuit |
| US8354705B2 (en) | 2004-08-23 | 2013-01-15 | Kabushiki Kaisha Toshiba | Non-volatile NAND memory semiconductor integrated circuit |
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