JPH0322132A - Precedence '1' detection circuit - Google Patents
Precedence '1' detection circuitInfo
- Publication number
- JPH0322132A JPH0322132A JP15858889A JP15858889A JPH0322132A JP H0322132 A JPH0322132 A JP H0322132A JP 15858889 A JP15858889 A JP 15858889A JP 15858889 A JP15858889 A JP 15858889A JP H0322132 A JPH0322132 A JP H0322132A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- latch
- data
- output
- encoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 18
- 230000000644 propagated effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 239000003623 enhancer Substances 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、先行１検出回路に関し、特にビット数の多い
レジスタの先行の１を高速に検出する機能に関する．
〔従来の技術〕
第３図は、先行１検出回路の従来技術である。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a leading 1 detection circuit, and particularly to a function of rapidly detecting a leading 1 in a register with a large number of bits. [Prior Art] FIG. 3 shows the prior art of the preceding 1 detection circuit.
先行１検出回路とは、浮動小数点演算で使用され、正規
化を行うためにＭＳＢよりのＯの数を検出して検出した
Ｏの数をエンコードし、シフト数を求めるものである．
３−１〜３−２はクロックドインバータ、３−３〜３−
４はラッチ回路、３−５〜３−６は３−１１のキャリー
ラインのキャリーを伝えるかどうかのトランスファーゲ
ート、３−７〜３−８は３−１１のキャリーラインをプ
リチャージするためのＰｃｈトランジスター ３−９〜
３−１０は論理和ゲート、３−１１はキャリーライン、
３一１２はキャリーを入力するためのＮｃｈトランジス
ター ３−１３はレジスタにデータをラッチするための
制御信号、３−１４はキャリーを入力し、３−ｌ５のエ
ンコーダの出力をラッチするための制御信号、３−１５
は１のある場所によりシフト数を求めるエンコーダ、３
−１６はエンコーダ出カラッチ回路である．３−１８は
出力制御信号、３−１９はバス．
いまビット１すなわち３−３には０が入力されており、
ビット２すなわち３−４に１が入力されている場合を考
える。そのときトランスファ３−５のゲートにはレジス
タの反転信号が入力されるためＯＮＬ、トランスファ３
−６はＯＦＦＬている．また３−１１のキャリーライン
は３−７、８のＰｃｈトランジスタによりプリチャージ
されている．さて３−１４の制御信号がｌに或ったとき
、３−１２のトランジスタがＯＮＬキャリーが入力され
ビット１の論理和３−９にはキャリーラインからの入力
は０だがレジスタからの入力が１のため出力値は、０と
或る．次に、ビット２の論理和３−１０にはキャリーラ
インの入力が０でレジスタからの入力も０のため、出力
値は１となる．又、ビット２以降の出力値はキャリーラ
インからの入力が１の為Ｏとなりビット２のみ１が出力
される。The leading 1 detection circuit is used in floating point arithmetic, and detects the number of O's starting from the MSB for normalization, encodes the detected number of O's, and calculates the shift number. 3-1 to 3-2 are clocked inverters, 3-3 to 3-
4 is a latch circuit, 3-5 to 3-6 are transfer gates for determining whether or not to transmit the carry of the carry line of 3-11, and 3-7 to 3-8 are Pchs for precharging the carry line of 3-11. Transistor 3-9~
3-10 is an OR gate, 3-11 is a carry line,
3-12 is an Nch transistor for inputting carry; 3-13 is a control signal for latching data into the register; 3-14 is a control signal for inputting carry and latching the output of the encoder 3-15. , 3-15
is an encoder that calculates the shift number depending on the location of 1, 3
-16 is the encoder output car latch circuit. 3-18 is an output control signal, 3-19 is a bus. Currently, 0 is input to bit 1, that is, 3-3,
Consider the case where 1 is input to bits 2, 3-4. At that time, since the inverted signal of the register is input to the gate of transfer 3-5, ONL and transfer 3
-6 is OFFL. Further, the carry line 3-11 is precharged by the Pch transistors 3-7 and 8. Now, when the control signal 3-14 is at l, the ONL carry is input to the transistor 3-12, and the input from the carry line is 0 to the logical sum 3-9 of bit 1, but the input from the register is 1. Therefore, the output value is 0. Next, the input of the carry line to the logical sum 3-10 of bit 2 is 0 and the input from the register is also 0, so the output value is 1. Further, since the input from the carry line is 1, the output value after bit 2 becomes O, and only bit 2 is output as 1.
その、検出された値をエンコーダに入力しシフト数を３
−１６でラッチする。出力制御信号３−１８が１になる
とバス３−１９にシフト数が出力される．
〔発明が解決しようとする課題〕
上述した従来の先行１検出回路は、レジスタのビ，ト数
が多い場合キャリーラインの負荷が重くなりキャリーラ
インのスピードにより先行１検出の性能が左右されてい
た。Input the detected value to the encoder and set the shift number to 3.
Latch at -16. When the output control signal 3-18 becomes 1, the shift number is output to the bus 3-19. [Problem to be solved by the invention] In the conventional leading 1 detection circuit described above, when the number of bits in the register is large, the load on the carry line becomes heavy, and the performance of leading 1 detection is affected by the speed of the carry line. .
本発明による回路は、上位ビットと下位ビットに分割し
、上位ビットのキャリーラインをラッチする機能を有し
、該ラッチ信号により下位ビットの先行１検出信号を出
力するか、否かを決定する機能を有している。The circuit according to the present invention has a function of dividing the upper bit and lower bit, latching the carry line of the upper bit, and determining whether or not to output a leading 1 detection signal of the lower bit based on the latch signal. have.
次に、本発明に付いて図面を用いて説明する。 Next, the present invention will be explained using the drawings.
第１図は本発明の第１の実施例である。ここでは、６４
ビットの先行１検出回路で、６４ビットを、２分割して
３２ビットの先行ｌ検出回路を２つ持つ場合を考える．
１−１〜１−３はクロ，クドインバータ、１−４〜１−
６はラッチ回路、１−７はレジスタにデータをラッチす
るための制御信号、１−８〜１−１０は１−１ １のキ
ャリーラインのキャリーを伝えるかどうか．のトランス
ファーゲート、１−１１〜１−１３は１−２７．１−２
８のキャリーラインをプリチャージするためのＰｃｈト
ランジスター １−１４ 〜１−１６は論理和ゲート、
１−１７はキャリーを入力し、１−２３のエンコーダの
出力をラッチするための制御信号、１−１８〜１−１９
はキャリーを入力するためのＮｃｈトランジスター １
−２０キャリーラインの反転信号、１−２１は論理積、
１−２２は１−２６のエンコーダの出力をラッチするた
めの制御信号、１−２３〜１−２４は１のある場所によ
りシフト数を求めるエンコーダ、１−２５〜１−２６は
エンコーダ出力ラッチ回路、ｌ−２７〜１−２６はキャ
リーラインである．いまビット１すなわち１−４には０
が入力されており、ビット２すなわち１−５に１が入力
されている、ビット３すなわち１−６には１が入力され
ている場合を考える。そのときトランスファ１−８のゲ
ートにはレジスタの反転信号が入力されるためＯＮＬ、
トランスファ１−９はＯＦＦＬ、トランスファ１−１０
はＯＦＦＬている。又、１−２７と１−２８のキャリー
ラインはｌ−１１〜１−１３のＰｃｈトランジスタによ
りプリチャージされている。さて、１−１７の制御信号
が１になったとき、１−１８．１−１９のトランジスタ
がＯＮＬ上位３２ビット下位３２ビット各々にキャリー
が入力されビット１の論理和、１−１４にはキャリーラ
インからの入力はＯだがレジスタからの入力が１のため
出力値はＯと戒る。次に、ビット２の論理和ｌ−１５に
はキャリーラインの入力が０でレジスタからの入力が０
のため出力値は１と成る。ス、ビット２以降の出力値は
キャリーラインから゜の入力が１の為論理和の出力はＯ
となりビット２のみ１が出力される。それと共に、１−
２０により上位３２ビットのキャリーが１−２６でラッ
チされる。同様に、１−１９から入力されたキャリーに
より論理和１−ｌ６は１を出力し、検出された値はエン
コーダ−２４より１−２６でラッチされる。しかし、１
−２５．１−２６のラ，チデータをｌ−２４のバスに出
力する場合、１−２２が１となりｌ−２５のデータが出
力され、１−２３は１−２０のラッチデータが０のため
１一２３は０となりｌ−２６のラッチデータは出力され
ない．
次に、上位３２ビットのキャリーがすべて通過した場合
、１−２０のラッチデータは１となり出力する場合１−
２３が１となって１−２６のデータが出力される。FIG. 1 shows a first embodiment of the invention. Here, 64
Consider a case in which 64 bits are divided into two in a bit leading 1 detection circuit and two 32-bit leading 1 detection circuits are provided.
1-1 to 1-3 are black inverters, 1-4 to 1-
6 is a latch circuit, 1-7 is a control signal for latching data to the register, and 1-8 to 1-10 are 1-1 to indicate whether or not to transmit the carry of the carry line of 1. transfer gates, 1-11 to 1-13 are 1-27.1-2
Pch transistors 1-14 to 1-16 are OR gates for precharging the carry line of 8.
1-17 is a control signal for inputting carry and latching the output of encoder 1-23, 1-18 to 1-19
is an Nch transistor for inputting carry 1
-20 carry line inversion signal, 1-21 is AND,
1-22 is a control signal for latching the output of encoder 1-26, 1-23 to 1-24 are encoders that determine the shift number depending on the location of 1, and 1-25 to 1-26 are encoder output latch circuits. , l-27 to 1-26 are carry lines. Now bits 1, 1-4 are 0
Consider the case where 1 is input to bit 2, ie, 1-5, and 1 is input to bit 3, ie, 1-6. At that time, since the inverted signal of the register is input to the gate of transfer 1-8, ONL,
Transfer 1-9 is OFFL, transfer 1-10
is OFFL. Further, the carry lines 1-27 and 1-28 are precharged by Pch transistors 1-11 to 1-13. Now, when the control signal 1-17 becomes 1, the transistors 1-18, 1-19 input a carry into each of the upper 32 bits and lower 32 bits of the ONL, and the logical sum of bit 1, and the carry into 1-14. The input from the line is O, but the input from the register is 1, so the output value is O. Next, the input of the carry line is 0 and the input from the register is 0 to the logical sum l-15 of bit 2.
Therefore, the output value is 1. The output value from bit 2 onward is 1 from the carry line, so the output of the logical sum is 0.
Therefore, only bit 2 is output as 1. Along with that, 1-
By 20, the carry of the upper 32 bits is latched by 1-26. Similarly, the logical sum 1-l6 outputs 1 due to the carry input from 1-19, and the detected value is latched by the encoder 24 at 1-26. However, 1
-25. When outputting the latch data of 1-26 to the l-24 bus, 1-22 becomes 1 and the data of l-25 is output, and 1-23 is because the latch data of 1-20 is 0. 1-23 becomes 0, and the latch data of l-26 is not output. Next, if all the upper 32 bits of carry pass, the latch data of 1-20 becomes 1 and when outputting 1-
23 becomes 1 and data 1-26 is output.
第２図は、本発明の第二の実施例である。FIG. 2 shows a second embodiment of the invention.
２−１〜２−３は先行１検出回路、２−４〜２一６はキ
ャリー人力の為のＮｃｈトランジスタ、２−７はキャリ
ーを入力し、２−８〜２−９の先行１検出のキャリーを
ラッチするための制御信号、２−８〜２−９はラッチ回
路、２−１０〜−１２はエンコーダ、２−１３〜２−１
５はエンコーダの出力をラッチしバスに出力する回路、
２−１６はバス出力制御信号、２−１７は２−１６と２
−８の反転信号の論理積でバス出力制御信号、２−１８
は２−１７と２−９の反転信号の論理積でバス出力制御
信号である。2-1 to 2-3 are leading 1 detection circuits, 2-4 to 2-6 are Nch transistors for carry human power, 2-7 is a carry input, and 2-8 to 2-9 are leading 1 detection circuits. Control signals for latching carry, 2-8 to 2-9 are latch circuits, 2-10 to -12 are encoders, 2-13 to 2-1
5 is a circuit that latches the encoder output and outputs it to the bus;
2-16 is the bus output control signal, 2-17 is 2-16 and 2
The bus output control signal is the AND of the inverted signals of -8, 2-18
is the AND of the inverted signals of 2-17 and 2-9 and is the bus output control signal.
いま、６４ビットの先行１を検出する場合、２−１．２
−２．２−３はそれぞれ２０ビット，２０ビット，２４
ビットに分割してあるとする。そこで、２−１７が１と
成ったとき、上位２０ビットが全てＯの場合、２−１を
キャリーが全て通過したとする、そうすると２−８には
１がラッチされ２−１７が１となり中位の２−１４のデ
ータがバスに出力される。また上位４０ビットが全て０
の場合２−９に２−２キャリーがラッチされ２−９は１
となり２−１８はｌとなり下位２４ビットの先行１の結
果がバスに出力される。Now, when detecting 64 bits of leading 1, 2-1.2
-2.2-3 are 20 bits, 20 bits, 24 bits respectively
Suppose it is divided into bits. Therefore, when 2-17 becomes 1, if the upper 20 bits are all O, suppose that all carries pass through 2-1, then 2-8 latches 1, and 2-17 becomes 1. Data in positions 2-14 are output to the bus. Also, the upper 40 bits are all 0.
In this case, 2-2 carry is latched on 2-9 and 2-9 is 1
Then, 2-18 becomes 1, and the result of the leading 1 of the lower 24 bits is output to the bus.
以上説明したように本発明は、わずかの回路を追加する
ことにより、上位ビットのキャリーラインの値をラッチ
しておき該ラッチ信号とバス出力制御信号との論理積を
とって下位のバス出力制御信号とすることにより、先行
１検出回路のキャリーラインの負荷が軽減され高速に先
行の１を検出することが出来る。As explained above, by adding a small number of circuits, the present invention latches the value of the carry line of the upper bit, and then performs the logical product of the latch signal and the bus output control signal to control the lower bus output. By using a signal, the load on the carry line of the preceding 1 detection circuit is reduced and the preceding 1 can be detected at high speed.
第１図は、本発明の第１の実施例図である．１−１〜１
−３はクロ，クドインバータ、１−４〜１−６はラッチ
回路、１−７はレジスタにデータをラッチするための制
御信号、１−８〜１−１０は１−１１のキャリーライン
のキャリーを伝えるかどうかのトランスファーゲート、
１−１１〜１−１３は１−２７．１−２８のキャリーラ
インをプリチャージするためのＰｃｈトランジスター
１−１４〜１−１６は論理和ゲート、１−１７はキャリ
ーを入力し、１−２３のエンコーダの出力をラッチする
ための制御信号、１−１８〜１−１９はキャリーを入力
するためのＮｃｈトランジスター １−２０はキャリー
ラインの反転信号、１−２１は論理積、１−２２は１−
２６のエンフーダの出力をデッチするための制御信号、
１−２３〜１−２４は１のある場所によりシフト数ヲ求
メルエンコーダ、ｌ−２５〜１−２６はエンコーダ出力
ラッチ回路，１−２７〜１−２６はキャリーラインであ
る。
第２図は本発明の第２実施例図である。
２−１〜２−３は先行１検出回路、２−４〜２−６はキ
ャリー人力の為のＮｃｈトランジスタ、２−７はキャリ
ーを入力し、２−８〜２−９の先行１検出のキャリーを
ラッチするための制御信号、２−８〜２−９はラッチ回
路、２−１０〜２−１２はエンコーダ、２−１３〜２−
１５はエンコーダの出力をラッチしバスｉこ出力する回
路、２−１６はバス出力制御信号、２−１７は２−１６
と２−８の反転信号の論理積でバス出力制御信号、２−
１８は２−１７と２−９の反転信号の論理積でバス出力
制御信号である．
第３図は本発四の従来技術を示す図である。
３−１〜３−２はクロックドインバータ、３−３〜３−
４はラッチ回路、３−５〜３−６は３一１１のキャリー
ラインのキャリーを伝えるかどうかのトランスファーゲ
ート、３−７〜３−８は３−１１のキャリーラインをプ
リチャージするためのＰｃｈトランジスター ３−９〜
３−１０は論理和ゲート、３−１１はキャリーライン、
３−１２はキャリーを入力するためのＮｃｈトランジス
ター ３−１３はレジスタにデータをラッチするための
制御信号、３−１４はキャリーを入力し、３−ｌ５のエ
ンコーダの出力をラッチするための制御信号、３−１５
はｌのある場所によりシフト数を求めるエンコーダ，３
−ｒ６はエンコーダ出力ラッチ回路である．３−１８は
出力制御信号、３−１９はバス．FIG. 1 is a diagram showing a first embodiment of the present invention. 1-1~1
-3 is a clock inverter, 1-4 to 1-6 are latch circuits, 1-7 is a control signal for latching data to the register, 1-8 to 1-10 are carry lines of 1-11. Transfer gate to tell carry or not,
1-11 to 1-13 are Pch transistors for precharging the carry line of 1-27.1-28
1-14 to 1-16 are OR gates, 1-17 is a control signal for inputting a carry and latching the output of the encoder 1-23, and 1-18 to 1-19 are for inputting a carry. Nch transistor 1-20 is an inverted carry line signal, 1-21 is AND, 1-22 is 1-
a control signal for detaching the outputs of the 26 enhancers;
1-23 to 1-24 are encoders that determine the shift number depending on the location of 1, 1-25 to 1-26 are encoder output latch circuits, and 1-27 to 1-26 are carry lines. FIG. 2 is a diagram showing a second embodiment of the present invention. 2-1 to 2-3 are leading 1 detection circuits, 2-4 to 2-6 are Nch transistors for carry human power, 2-7 is a carry input, and 2-8 to 2-9 are leading 1 detection circuits. Control signals for latching carry, 2-8 to 2-9 are latch circuits, 2-10 to 2-12 are encoders, 2-13 to 2-
15 is a circuit that latches the output of the encoder and outputs it to the bus i, 2-16 is the bus output control signal, and 2-17 is the 2-16
and the inverted signal of 2-8 to generate the bus output control signal, 2-
18 is a bus output control signal which is the AND of the inverted signals of 2-17 and 2-9. FIG. 3 is a diagram showing the fourth prior art of the present invention. 3-1 to 3-2 are clocked inverters, 3-3 to 3-
4 is a latch circuit, 3-5 to 3-6 are transfer gates for determining whether or not to transmit the carry of the carry line of 3-11, and 3-7 to 3-8 are Pchs for precharging the carry line of 3-11. Transistor 3-9~
3-10 is an OR gate, 3-11 is a carry line,
3-12 is an Nch transistor for inputting carry; 3-13 is a control signal for latching data into the register; 3-14 is a control signal for inputting carry and latching the output of the encoder 3-l5. , 3-15
is an encoder that calculates the shift number depending on the location of l, 3
-r6 is an encoder output latch circuit. 3-18 is an output control signal, 3-19 is a bus.
Claims (1)
となるＭＯＳトランジスタのゲートに入力し、該レジス
タの値により前段からのキャリーデータを伝播させ、該
レジスタデータの該キャリーラインの論理和により該レ
ジスタのＭＳＢからの０の数を検出して、該検出された
０の数をエンコードし、シフト数を求める先行１検出回
路において、上位ビット群と下位ビット群に分割し、上
位ビット群のキャリーラインをラッチする機能を有し、
該ラッチ信号により下位ビット群の先行１検出信号を出
力するか、否かを決定する機能を有することを特徴とす
る先行１検出回路。The data carry line of the register is input to the gate of the MOS transistor which becomes the source and drain, the carry data from the previous stage is propagated according to the value of the register, and the data is transmitted from the MSB of the register by the logical sum of the carry line of the register data. The leading 1 detection circuit detects the number of 0s, encodes the detected number of 0s, and calculates the shift number, and divides it into an upper bit group and a lower bit group, and latches the carry line of the upper bit group. Has a function,
A leading 1 detection circuit having a function of determining whether to output a leading 1 detection signal of a lower bit group based on the latch signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158588A JP2621482B2 (en) | 1989-06-20 | 1989-06-20 | Leading one detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158588A JP2621482B2 (en) | 1989-06-20 | 1989-06-20 | Leading one detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322132A true JPH0322132A (en) | 1991-01-30 |
| JP2621482B2 JP2621482B2 (en) | 1997-06-18 |
Family
ID=15674973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158588A Expired - Fee Related JP2621482B2 (en) | 1989-06-20 | 1989-06-20 | Leading one detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621482B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282156A (en) * | 1991-01-31 | 1994-01-25 | Matsushita Electric Industrial Co., Ltd. | Leading one anticipator and floating point addition/subtraction apparatus employing same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267823A (en) * | 1985-03-18 | 1986-11-27 | テキサス インスツルメンツ インコ−ポレイテツド | Detector |
| JPH01136230A (en) * | 1987-11-24 | 1989-05-29 | Nec Ic Microcomput Syst Ltd | Preceding 1 detection circuit |
-
1989
- 1989-06-20 JP JP1158588A patent/JP2621482B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267823A (en) * | 1985-03-18 | 1986-11-27 | テキサス インスツルメンツ インコ−ポレイテツド | Detector |
| JPH01136230A (en) * | 1987-11-24 | 1989-05-29 | Nec Ic Microcomput Syst Ltd | Preceding 1 detection circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282156A (en) * | 1991-01-31 | 1994-01-25 | Matsushita Electric Industrial Co., Ltd. | Leading one anticipator and floating point addition/subtraction apparatus employing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2621482B2 (en) | 1997-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1299681C (en) | Self precharging static programmable logic array | |
| US6650145B2 (en) | Circuits and systems for limited switch dynamic logic | |
| JPH10126249A (en) | Logic circuit | |
| US5224065A (en) | Arithmetic operation unit having bit inversion function | |
| US5020016A (en) | Circuit for detecting zero result of addition/subtraction by simultaneously processing each pair of corresponding bits of a pair of given numbers in parralel | |
| WO2020057138A1 (en) | Full swing voltage conversion circuit and operation unit, chip, hashboard, and computing device using same | |
| US6960939B2 (en) | Limited switch dynamic logic circuit with keeper | |
| US6919739B2 (en) | Feedforward limited switch dynamic logic circuit | |
| US6066978A (en) | Partial product generating circuit | |
| US4563751A (en) | Carry propagate adder circuit which differentially senses a carry input | |
| JPH0322132A (en) | Precedence '1' detection circuit | |
| US5732008A (en) | Low-power high performance adder | |
| US6888377B2 (en) | Duo-mode keeper circuit | |
| JPH07118656B2 (en) | Encoding circuit | |
| US5394363A (en) | Pulse write driver circuit | |
| KR100422821B1 (en) | Output buffer | |
| DE60142764D1 (en) | Hochschwindigkeitsbankauswahlmultiplexorverriegler | |
| US6940312B2 (en) | Low switching power limited switch dynamic logic | |
| JP3137629B2 (en) | Adder cell for carry-save arithmetic mechanism. | |
| US6732136B1 (en) | Differential, low voltage swing reducer | |
| EP0250174B1 (en) | Incrementer and decrementer | |
| JPS59206942A (en) | Leading "1" detecting circuit | |
| JP3026268B2 (en) | Logic circuit | |
| JP2972218B2 (en) | Logic circuit | |
| JP2735268B2 (en) | LSI output buffer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080404 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090404 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |