JPH03219736A - Without momentary break switching circuit - Google Patents
Without momentary break switching circuitInfo
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- JPH03219736A JPH03219736A JP1425890A JP1425890A JPH03219736A JP H03219736 A JPH03219736 A JP H03219736A JP 1425890 A JP1425890 A JP 1425890A JP 1425890 A JP1425890 A JP 1425890A JP H03219736 A JPH03219736 A JP H03219736A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はディジタル無線伝送に用いられる切替回路に関
し、特に現用と予備とを無瞬断に切り替える無瞬断切替
回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a switching circuit used in digital wireless transmission, and particularly to a switching circuit that switches between active and standby without momentary interruption.
ディジタル無線伝送において、現用と予備とを無瞬断に
切り替える場合、ｎビットメモリ回路を用いて構成する
ことが良く知られている。ｎビットメモリ回路では、入
力データをｎビット長のｎ列データに変換するが、その
際出力データにはｎ通りの不確定が生じる。このため、
現用、予備のｎ列のデータを比較し、切り替えられるｎ
列のデータが一致するまで並べ替え、現用、予備のデー
タを合わせることにより、無瞬断切替を可能としていた
。In digital wireless transmission, it is well known that an n-bit memory circuit is used to switch between active and standby modes without any interruption. In an n-bit memory circuit, input data is converted into n-column data having a length of n bits, but at this time, n types of uncertainties occur in the output data. For this reason,
Compare and switch between n columns of current and backup data.
By rearranging the column data until they matched and combining the current and backup data, it was possible to switch over without any interruptions.
第２図は従来のこの種の切替回路の従来の一例を示すブ
ロック図である。図において、現用データ１０１と予備
データ２０１はそれぞれｎビットメモリ回路Ａ１及びＡ
２に入力される。これらのｎビットメモリ回路ＡＩ及び
Ａ２は、それぞれシリアルな入力データをｎビット長、
ｎ列のパラレルデータ１１１〜ｌｌｎ及び２１１〜２１
ｎに変換する。そして、ｎ列のパラレルデータ１１１〜
１１ｎ及び２１１〜２１ｎは列並べ換え回路Ｇ１及びＧ
２に入力され、各パラレルデータが並べ換えられる。FIG. 2 is a block diagram showing an example of a conventional switching circuit of this type. In the figure, current data 101 and preliminary data 201 are stored in n-bit memory circuits A1 and A, respectively.
2 is input. These n-bit memory circuits AI and A2 store serial input data in n-bit length and n-bit length, respectively.
n columns of parallel data 111 to lln and 211 to 21
Convert to n. Then, n columns of parallel data 111~
11n and 211 to 21n are column rearrangement circuits G1 and G
2, and each parallel data is rearranged.
ここで、並べ換え回路Ｇ１及びＧ２より出力されるｎ列
のパラレルデータ１２１〜１２ｎ、及び２２１〜２２ｎ
は切替回路Ｅに入力される。また、同時に各データはそ
れぞれ対をなしてｎ個の比較回路８１〜Ｂｎに入力され
る。Here, n columns of parallel data 121 to 12n and 221 to 22n are output from rearrangement circuits G1 and G2.
is input to the switching circuit E. At the same time, each data is input into n comparison circuits 81 to Bn in pairs.
これら比較回路８１〜Ｂｎでは、それぞれ人力された一
対のデータを比較し、比較結果３０１〜３０ｎを判定回
路Ｈに入力する。判定回路Ｈは現用、予備の各データが
一致していない場合、例えば現用のｎ列のパラレルデー
タ“１，２，３．・・・ｎ“に対して予備のｎ列のパラ
レルデータがパ３゜４、・・・ｎ、１．２”の順に出力
された場合、切替情報４０１により列並べ換え情報５１
１又は５１２のいずれかを出力する。これらの列並べ換
え情報５１１又は５１２が入力された列並べ換え回路Ｇ
ｌ。These comparison circuits 81 to Bn compare each pair of manually input data, and input the comparison results 301 to 30n to the determination circuit H. If the current and backup data do not match, for example, the determination circuit H determines whether the current n-column parallel data "1, 2, 3...n" is the backup n-column parallel data. When output in the order of ゜4,...n,1.2'', the column rearrangement information 51 is
Outputs either 1 or 512. Column rearrangement circuit G into which these column rearrangement information 511 or 512 is input
l.
Ｇ２は、出力しているｎ列のパラレルデータを、例えば
予備のｎ列のパラレルデータを“’４，５゜・・・ｎ、
１．２’”の順に並べ換え、この動作を現用。G2 outputs the n-column parallel data, for example, the spare n-column parallel data as "'4,5゜...n,"
1. Rearrange in the order of 2''' and use this operation currently.
予備のデータが一致するまで、すなわち“１，２゜３、
・・・ｎ″の順になるまで上述した比較２判定動作と共
に繰り返し行う。Until the preliminary data match, that is, “1, 2°3,
. . . The comparison 2 determination operation described above is repeated until the order of n'' is reached.
一方、現用、予備データが一致した場合には、−数情報
６０１を切替回路Ｅに入力する。切替回路Ｅは一致情報
６０１により無瞬断切替が可能となったことを知り、現
用、予備のｎ列のパラレルデータ７０１〜７０ｎを出力
する。Ｐ−３変換回路Ｆはｎ列のパラレルデータ７０１
〜７０ｎからシリアルデータ８０１を復元する。On the other hand, if the current and backup data match, minus number information 601 is input to the switching circuit E. The switching circuit E learns from the coincidence information 601 that switching without interruption is possible, and outputs n columns of parallel data 701 to 70n for use and backup. P-3 conversion circuit F converts n columns of parallel data 701
Restore serial data 801 from ~70n.
上述した従来の無瞬断切替回路は、ｎ列に並び換えられ
たパラレルデータを相互に比較して両者の一致を判定し
、両者が一致しないときには１段階ずつ並び換えを行っ
ている。このため、最大ではｎ−１回の比較３判定、並
べ換え動作が必要になることがあり、比較判定に多大の
時間を要するという問題がある。The conventional uninterrupted switching circuit described above mutually compares the parallel data sorted in n columns to determine if they match, and if they do not match, rearranges the data one step at a time. For this reason, a maximum of n-1 comparisons and three judgments and rearrangement operations may be required, which poses a problem in that a large amount of time is required for the comparison and judgment.
本発明の目的は、短時間で現用、予備のデータを一致さ
せることを可能にした無瞬断切替回路を提供することに
ある。SUMMARY OF THE INVENTION An object of the present invention is to provide a non-interruption switching circuit that makes it possible to match current and backup data in a short period of time.
本発明の無瞬断切替回路は、現用、予備の各ｎビットメ
モリ回路から出力される現用、予備の各ｎ列のパラレル
データを相互に全ての組合せで比較するｎ（ｎ＋１）７
２個の比較回路と、これら比較回路から出力される比較
結果から一致するパラレルデータ列を検出してｎ列デー
タの並べ換え情報を出力する判定回路とを有しており、
この判定回路からの並べ換え情報に基づいて、各パラレ
ルデータをそれぞれ並べ換え、かつこれらを切り替える
ように構成している。The non-instantaneous switching circuit of the present invention compares the current and backup n columns of parallel data outputted from the current and backup n-bit memory circuits with each other in all combinations n(n+1)7.
It has two comparison circuits and a determination circuit that detects matching parallel data strings from the comparison results output from these comparison circuits and outputs rearrangement information of the n-column data,
Based on the rearrangement information from this determination circuit, each parallel data is rearranged and these are switched.
本発明によれば、現用、予備の各ｎビットメモリ回路か
ら得られるｎ列のパラレルデータを相互に全ての組合せ
で比較しかつ判定するため、両パラレルデータの一致に
必要とされる並べ換え情報を１回の比較１判定で得るこ
とができ、１回の列並べ換えで両データを一致させるこ
とが可能となる。According to the present invention, since n columns of parallel data obtained from each of the current and standby n-bit memory circuits are compared and judged in all combinations, the rearrangement information required for matching both parallel data is This can be obtained with one comparison and one judgment, and it is possible to match both data with one column rearrangement.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例のブロック図であり、第２図
に示した従来構成と同一部分には同一符号を付しである
。第１図において、ＡＩ、Ａ２はそれぞれ現用、予備の
ｎビットメモリ回路、Ｂｌｌ。FIG. 1 is a block diagram of an embodiment of the present invention, and the same parts as in the conventional configuration shown in FIG. 2 are given the same reference numerals. In FIG. 1, AI and A2 are active and spare n-bit memory circuits, respectively, and Bll.
Ｂ１２．・・・Ｂｎｎは比較回路、Ｃは判定回路、ＤＩ
、Ｄ２は列並べ換え回路、Ｅは切替回路、ＦはＰ−３変
換回路である。ここで、比較回路Ｂ１１゜Ｂ１２・・・
Ｂｎｎはｎビットメモリ回路ＡＩ、Ａ２の各出力をそれ
ぞれ異なる組合せで全て比較するように構成しており、
結果としてｎ（ｎ＋１）７２個の比較回路が設けられる
。また、これら比較回路Ｂｌｌ、Ｂ１２．・・・Ｂｎｎ
の比較結果に基づいて判定回路Ｃでの判定を行い、この
判定結果に基づいて列並べ換え回路ＤＩ、Ｄ２における
並べ換え動作を行うように構成している。B12. ...Bnn is a comparison circuit, C is a judgment circuit, DI
, D2 is a column rearrangement circuit, E is a switching circuit, and F is a P-3 conversion circuit. Here, the comparison circuit B11°B12...
Bnn is configured to compare the outputs of the n-bit memory circuits AI and A2 in different combinations.
As a result, n(n+1) 72 comparison circuits are provided. In addition, these comparison circuits Bll, B12. ...Bnn
The determination circuit C makes a determination based on the comparison result, and the column rearrangement circuits DI and D2 perform a rearrangement operation based on this determination result.
この構成によれば、現用データ１０１及び予備データ２
０１は、ｎビットメモリ回路ＡＩ、Ａ２に人力され、こ
こでｎビット長、ｎ列のパラレルデータ１１１〜ｌｌｎ
及び２１１〜２１ｎを生成する。これらｎ列のパラレル
データ１１１〜ｌｌｎ及び２１１〜２１ｎは列並べ換え
回路ＤＩ及びＤ２に入力される。また、各データは全て
の組合せでそれぞれ比較回路Ｂｌｌ、Ｂ１２．・・・Ｂ
ｎｎに入力される。即ち、第１図においては、データ１
１１と２１１は比較回路Ｂｌｌに入力され、データ１１
１と２１２は比較回路Ｂ１２に入力され、データｌｌｎ
と２Ｉｎが比較回路Ｂｎｎに人力される状態が図示しで
ある。勿論、これらの組合せ以外でデータが比較される
ことは言うまでもない。According to this configuration, the current data 101 and the preliminary data 2
01 is manually input to n-bit memory circuits AI and A2, where n-bit length, n-column parallel data 111 to lln
and 211 to 21n. These n columns of parallel data 111-lln and 211-21n are input to column rearrangement circuits DI and D2. In addition, each data is used in all combinations of comparison circuits Bll, B12, . ...B
It is input to nn. That is, in FIG. 1, data 1
11 and 211 are input to the comparison circuit Bll, and the data 11
1 and 212 are input to the comparison circuit B12, and the data lln
The figure shows a state in which 2In and 2In are input manually to the comparator circuit Bnn. Of course, it goes without saying that data may be compared using combinations other than these.
これらｎ（ｎ＋１）／２個の比較回路Ｂ１１゜Ｂ１２
・・・Ｂｎｎはそれぞれ入力された一対のデータを比
較し、比較結果３１１，３１２．・・・３ｎｎを判定回
路Ｃに入力する。判定回路Ｃは現用データと予備データ
が一致するデータ列を検出し、切替情報４０１により、
列並べ換え情報５０１または５０２を出力する。列並べ
換え回路Ｄ１またはＤ２は、これらの列並べ換え情報５
０１又は５０２により無瞬断切替可能な順にｎ列のパラ
レルデータを並べ換える。例えば、現用のｎ列のパラレ
ルデータ“’１，２．３・・・ｎ″に対して、予備のｎ
列のパラレルデータが“３，４．・・・ｎ、１．２°”
の順に出力されたとするとき、予備の列並べ換え回路Ｄ
２は列並べ換え情報５０２の制御のちとにｎ列のパラレ
ルデータ″“３，４．・・・ｎ、１，２°′を“１，２
．３・・・ｎ ”の順に並べ換える。These n(n+1)/2 comparison circuits B11゜B12
. . . Bnn compares a pair of input data, and obtains comparison results 311, 312 . ...3nn is input to the determination circuit C. The determination circuit C detects a data string in which the current data and backup data match, and based on the switching information 401,
Column rearrangement information 501 or 502 is output. The column rearrangement circuit D1 or D2 uses these column rearrangement information 5.
01 or 502, the n columns of parallel data are rearranged in an order that allows switching without momentary interruption. For example, for the current n-column parallel data "'1, 2.3...n", the spare n
The parallel data of the column is “3, 4...n, 1.2°”
, the spare column rearrangement circuit D
2, after controlling the column rearrangement information 502, n columns of parallel data ``3, 4 . ...n, 1,2°' as “1,2
．． 3... rearrange in the order of n''.
切替回路Ｅは判定回路Ｃより出力される一致情報６０１
により無瞬断切替が可能となったことを知り、現用と予
備とを切り替え、ｎ列のパラレルデータ７０１〜７０ｎ
を出力する。Ｐ−３変換回路Ｆはｎ列のパラレルデータ
７０１〜７０ｎからシリアルデータ８０１を復元する。The switching circuit E uses the matching information 601 output from the determining circuit C.
Knowing that it is now possible to switch without interruption, I switched between the current and standby data, and transferred the n-column parallel data 701 to 70n.
Output. P-3 conversion circuit F restores serial data 801 from n columns of parallel data 701 to 70n.
したがって、この回路によれば、ｎピントメモＩＪＡＩ
、Ａ２から出力された０列パラレルデータを比較回路Ｂ
ｌｌ、Ｂ１２．・・・Ｂｎｎにおいて全ての組合せで比
較し、かつ判定回路Ｃで判定を行っているので、１回路
の比較及び判定で両データの列状態を判定することがで
きる。このため、列並べ換え回路ＤＩ、Ｄ２に対して１
つの列並べ換え情報５０１，５０２を入力するだけで、
両データを一致させる並べ換えを行うことができ、並べ
換えに要する時間を短縮することが可能となる。Therefore, according to this circuit, n-focus memo IJAI
, the 0 column parallel data output from A2 is compared to the comparison circuit B.
ll, B12. Since all combinations are compared in Bnn and the determination is made in the determination circuit C, the column states of both data can be determined by comparison and determination in one circuit. Therefore, for the column rearrangement circuits DI and D2,
Just by inputting the two column sorting information 501 and 502,
It is possible to perform rearrangement to match both data, and it becomes possible to shorten the time required for rearrangement.
以上説明したように本発明は、現用、予備の各ｎ列のパ
ラレルデータを相互に全ての組合せで比較しかつ判定し
ているため、両パラレルデータの一致に必要とされる並
べ換え情報を１回の比較。As explained above, the present invention compares and judges the current and standby n columns of parallel data with each other in all combinations, so the sorting information required for matching both parallel data is processed once. comparison.
判定で得ることができ、１回の列並べ換えで両データを
一致させることが可能となる。これにより、ｎビットメ
モリから出力されるｎ列データへの変換時に生じる不確
定性を短時間に消去することが可能な無瞬断切替回路を
構成できる効果がある。This can be obtained by judgment, and it is possible to match both data with one column rearrangement. This has the effect of configuring a non-interruption switching circuit that can quickly eliminate uncertainty that occurs during conversion into n-column data output from an n-bit memory.
第１図は本発明の一実施例のプロ・ンク図、第２図は従
来回路のブロック図である。
ＡＩ、Ａ２・・・ｎビットメモリ回路、Ｂ１〜Ｂｎ、Ｂ
ｌｌ〜Ｂｎｎ・・・比較回路、Ｃ・・・判定回路、ＤＩ
、Ｄ２・・・列並べ換え回路、Ｅ・・・切替回路、Ｆ・
・・Ｐ−８変換回路、Ｇｌ、Ｇ２・・・列並べ換え回路
、Ｈ・・・判定回路。FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a block diagram of a conventional circuit. AI, A2... n-bit memory circuit, B1 to Bn, B
ll~Bnn... Comparison circuit, C... Judgment circuit, DI
, D2... Column rearrangement circuit, E... Switching circuit, F.
...P-8 conversion circuit, Gl, G2...column rearrangement circuit, H...judgment circuit.
Claims (1)
レルデータに変換する現用、予備の各ｎビットメモリ回
路と、これら各ｎビットメモリ回路から出力される現用
、予備の各ｎ列のパラレルデータを相互に全ての組合せ
で比較するｎ（ｎ＋１）／２個の比較回路と、これら比
較回路から出力される比較結果から一致するパラレルデ
ータ列を検出してｎ列データの並べ換え情報を出力する
判定回路と、前記ｎビットメモリから出力される各パラ
レルデータを前記判定回路からの並べ換え情報に基づい
て並べ換える現用、予備の各列並べ換え回路と、これら
並べ換え回路からの出力を現用、予備間で切り替える切
替回路と、切替出力されたパラレルデータをシリアルデ
ータに変換する変換回路とを備えることを特徴とする無
瞬断切替回路。1. Working and spare n-bit memory circuits that convert the working and standby serial data into n columns of parallel data, respectively, and working and standby n-column parallel data output from these n-bit memory circuits. n(n+1)/2 comparison circuits that compare all combinations with each other, and a determination circuit that detects matching parallel data strings from the comparison results output from these comparison circuits and outputs rearrangement information for the n-column data. , a current and backup column rearrangement circuit that rearranges each parallel data outputted from the n-bit memory based on the rearrangement information from the determination circuit, and a switch for switching the output from these rearrangement circuits between the current and backup. 1. A non-interruption switching circuit, comprising: a switching circuit; and a conversion circuit that converts switched output parallel data into serial data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1425890A JPH03219736A (en) | 1990-01-24 | 1990-01-24 | Without momentary break switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1425890A JPH03219736A (en) | 1990-01-24 | 1990-01-24 | Without momentary break switching circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219736A true JPH03219736A (en) | 1991-09-27 |
Family
ID=11856067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1425890A Pending JPH03219736A (en) | 1990-01-24 | 1990-01-24 | Without momentary break switching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03219736A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388329B1 (en) | 1994-03-03 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having three wiring layers |
-
1990
- 1990-01-24 JP JP1425890A patent/JPH03219736A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388329B1 (en) | 1994-03-03 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having three wiring layers |
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