JPH03214238A - Signal processor - Google Patents
Signal processorInfo
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- JPH03214238A JPH03214238A JP971090A JP971090A JPH03214238A JP H03214238 A JPH03214238 A JP H03214238A JP 971090 A JP971090 A JP 971090A JP 971090 A JP971090 A JP 971090A JP H03214238 A JPH03214238 A JP H03214238A
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- 230000015654 memory Effects 0.000 claims abstract description 20
- 230000004044 response Effects 0.000 claims description 4
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 5
- 230000006870 function Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 235000012976 tarts Nutrition 0.000 description 1
Landscapes
- Stored Programmes (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号処理プロセッサに関し、特にメモリに格納
したプログラムをある周期単位で起動する信号処理プロ
セッサに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a signal processing processor, and more particularly to a signal processing processor that activates a program stored in a memory in a certain cycle unit.
従来、この種の信号処理プロセッサは、実行プログラム
を切換える動作をするために、実行中のプログラム格納
メモリと同等のメモリを複数個備え、外部からの要求に
より実行させるプログラムの格納メモリを切換えること
により処理内容の切換が行なわれている。Conventionally, this type of signal processing processor has been equipped with multiple memories equivalent to the storage memory of the program being executed in order to perform the operation of switching execution programs, and by switching the storage memory of the program to be executed in response to an external request. The processing content is being switched.
第５図はかかる従来の一例を示す信号処理プロセッサの
ブロック図であり、また第６図は第５図に示すプロセッ
サの処理フロー図である。FIG. 5 is a block diagram of a signal processing processor showing an example of such a conventional signal processing processor, and FIG. 6 is a processing flow diagram of the processor shown in FIG.
第５図および第６図に示すように、従来の信号処理プロ
セッサＩＡは信号処理プロセッサＩＡ内でＲＡＭ１なる
メモリ５Ａに格納されたプログラムを実行しているとす
る。ここで、外部マイコン７により処理内容変更の要求
があると、信号処理プロセッサＩＡはセレクタ１４を切
換え、ＲＡＭ２なるメモリ５Ｂに格納されているプログ
ラムの実行に切換える。尚、ＲＡＭ５Ａ、５Ｂのプログ
ラムの実行番地はプログラムカウンタ（、Ｐ Ｃ）４Ａ
から与えられ、またデコーダ６はプログラム内容を変換
し各種信号を演算ユニット等へ出力する。As shown in FIGS. 5 and 6, it is assumed that the conventional signal processing processor IA executes a program stored in a memory 5A called RAM1 within the signal processing processor IA. Here, when the external microcomputer 7 issues a request to change the processing content, the signal processing processor IA switches the selector 14 to execute the program stored in the memory 5B, which is the RAM 2. The execution address of the program in RAM5A, 5B is the program counter (PC) 4A.
The decoder 6 converts the program contents and outputs various signals to the arithmetic unit and the like.
上述した従来の信号処理プロセッサは、プログラムを格
納するメモリを複数個必要とするため、ハードウェアが
大きくなるという欠点があり、しかもメモリのサイズは
あらかじめ区切られているため短かいプログラムを複数
切換る時なとメモリの有効活用が難かしいという欠点が
ある。The conventional signal processing processors mentioned above require multiple memories to store programs, which has the disadvantage of increasing the hardware size.Furthermore, since the memory sizes are divided in advance, it is necessary to switch between multiple short programs. The drawback is that it is difficult to make effective use of memory at times.
本発明の目的は、かかるハードウェアを縮少し、メモリ
の有効活用を実現する信号処理プロセッサを提供するこ
とにある。An object of the present invention is to provide a signal processing processor that reduces such hardware and realizes effective use of memory.
本発明の信号処理プロセッサは、プログラムを格納する
メモリ回路と、前記プログラムのスター１へアドレスデ
ータを外部より受け収り保持するスタートアドレス保持
回路と、前記スタートアドレス値を処理周期ごとに前記
スタートアドレス保持回路からロードされるプログラム
カウンタとを有し、外部要求に対して前記メモリ回路か
ら読出す処理プログラムを切換えるように構成される。The signal processing processor of the present invention includes: a memory circuit that stores a program; a start address holding circuit that receives and holds address data from the outside to star 1 of the program; and a program counter loaded from the holding circuit, and is configured to switch the processing program read from the memory circuit in response to an external request.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第一の実施例を示す信号処理プロセッ
サのブロック図である。FIG. 1 is a block diagram of a signal processing processor showing a first embodiment of the present invention.
第１図に示すように、本実施例は外部の要求により実行
するプログラムを瞬時に替えることの必要な適応型の処
理に用いられる。すなわち、信号処理プロセッサ１はプ
ログラムのスタートアドレスデータを外部マイコン７よ
り受け付けるシフトレジスト２と、このレジスタ２のデ
ータをラッチするラッチ回路３と、プログラムの実行周
期であるｆｓクロックによりラッチ回路３からロードさ
れるプログラムカウンタ４と、プログラムカウンタ（Ｐ
Ｃ＞４の出力によりアクセスされ且つプログラムを格納
しているＲＡＭ５と、ＲＡＭ５のデータを変換し演算ユ
ニット（図示省略）他へ送出するデコーダ６とを有して
いる。As shown in FIG. 1, this embodiment is used for adaptive processing in which it is necessary to instantly change the program to be executed in response to an external request. That is, the signal processing processor 1 includes a shift register 2 that receives program start address data from an external microcomputer 7, a latch circuit 3 that latches the data in this register 2, and a latch circuit 3 that receives data from the latch circuit 3 using the fs clock that is the program execution cycle. The program counter 4 and the program counter (P
It has a RAM 5 that is accessed by the output of C>4 and stores a program, and a decoder 6 that converts data in the RAM 5 and sends it to an arithmetic unit (not shown) and others.
第２図（ａ） （ｂ）はそれぞれ第１図に示すＲＡ
Ｍの概略図およびプログラム処理フロー図であり、また
第３図は第１図に示す各種信号および回路の動作タイミ
ング図である。Figure 2 (a) and (b) are the RA shown in Figure 1, respectively.
FIG. 3 is a schematic diagram and a program processing flow diagram of M, and FIG. 3 is an operation timing diagram of various signals and circuits shown in FIG. 1.
第２図（ａ）に示すように、ＲＡＭ５はスター） （ｓ
ｔａｒｔ）およびホルト（ＨＡ Ｌ Ｔ ）で区切られ
たプログラムＡおよびプログラムＢを記憶している。ま
た、第２図（ｂ）に示すように、信号処理をプロセッサ
１はプログラムＡの実行が終了すると、プログラムの切
換要求に基づき、プログラムＢのスターＩ・アドレスの
設定を行なう。しかる後、プログラムＢの実行が行なわ
れる。As shown in Figure 2(a), RAM5 is star) (s
program A and program B separated by tart) and halt (HALT) are stored. Further, as shown in FIG. 2(b), when the signal processing processor 1 finishes executing program A, it sets the star I address of program B based on a program switching request. After that, program B is executed.
かかる信号処理プロセッサ１はプログラムカウンタ７１
によりｆ５クロック端子８からのｆｓ単位にＯ番地より
ＲＡＭ５に格納されているプログラムＡを実行しα番地
でＨＡ Ｌ Ｔ状態になるまで処理を行なう。通常この
処理をｆ５毎にくり返すが、ここで処理内容を換えると
いう要求が外部で生じた場き、マイコン７は第２図（ａ
）に示すプログラムスタートアドレスβを信号処理プロ
セッサ１に伝える６本実施例では、第３図に示すように
、ＤＡＴＡ、ＣＬＫ、ＳＴＢという信号により８ｂｉｔ
のアドレスデータを伝える。このデータを信号処理プロ
セッサ１はシフトレジスタ２によりパラレル変換し、こ
のパラレル８ｂｉｔのアドレスデータをＳＴＢ信号によ
ってラッチ回路３に保存する。ラッチ回路３にアドレス
データが保存されると、通常ｆｓ単位に′０′′をロー
ドしていたパラレルロード機能付プログラムカウンタ４
は、次のｆＳでアドレスデータβをロードする。The signal processing processor 1 includes a program counter 71
The program A stored in the RAM 5 is executed from address O in units of fs from the f5 clock terminal 8, and processing is performed until the HALT state is reached at address α. Normally, this process is repeated every f5, but if a request to change the process content occurs externally, the microcomputer 7
) is transmitted to the signal processing processor 1. In this embodiment, as shown in FIG.
Convey address data. The signal processor 1 converts this data into parallel data using the shift register 2, and stores this parallel 8-bit address data in the latch circuit 3 using the STB signal. When the address data is stored in the latch circuit 3, the program counter 4 with parallel load function, which normally loads '0'' in units of fs,
loads the address data β at the next fS.
従って、１０グラムはβ番地から実行され、プログラム
Ｂの処理を行なう。このｆｓ毎のβ番地のロードは以後
マイコンマよりスタートアドレスの変更が無い限り繰り
返される。Therefore, 10 grams is executed from address β and processes program B. This loading of the β address for each fs is repeated thereafter unless the start address is changed by the microcomma.
第４図は本発明の第二の実施例を示す信号処理プロセッ
サのブロック図である。FIG. 4 is a block diagram of a signal processing processor showing a second embodiment of the present invention.
第４図に示すように、本実施例の信号処理プロセッサ１
は外部のマイコン７からプログラムのスタートアドレス
データをもらうレジスタ９〜１１を有し、それぞれプロ
グラムのスタートアドレスデータを保持している。また
、切換器（ＭＵＸ＞１２はレジスタ９〜１１に保持され
ている３つのスタートアドレスデータを切換え、その制
御は切換端子１３により切換えられる。切換えられたス
タートアドレスデータはｆＳクロック端子８からのｆｓ
同周期とにプラグラムカウンタ４にロードされ、ｆｓ同
周期とにプログラムは指定したスタートアドレスより処
理を開始する。As shown in FIG. 4, the signal processing processor 1 of this embodiment
has registers 9 to 11 that receive program start address data from an external microcomputer 7, each holding the program start address data. In addition, a switch (MUX>12) switches three start address data held in registers 9 to 11, and its control is switched by a switch terminal 13.The switched start address data is transmitted from fS clock terminal 8 to fs
It is loaded into the program counter 4 at the same cycle, and the program starts processing from the specified start address at the same cycle fs.
このように、信号処理プロセッサ１の内部にスタートア
ドレスデータを複数保持し、それを切換えることによっ
てもプログラム処理の切換を実現することが出来る。In this way, program processing can also be switched by holding a plurality of start address data inside the signal processor 1 and switching between them.
以上説明したように、本発明の信号処理プロセッサは、
外部マイコンよりプログラムスタートアドレスを受け且
つ保持し一定周期毎にプログラムカウンタにロードする
ことにより、複数の処理プログラムを実行させる場合で
もそのプログラムを同じメモリ上に書くことが出来るた
め、メモリ部のハードウェアを削減出来るという効果が
ある。また、本発明はプログラムの長さによらずメモリ
上に自由に複数プログラムを書くことが可能であるため
、メモリが非常に有効に使用出来るという効果がある。As explained above, the signal processing processor of the present invention includes:
By receiving and holding the program start address from an external microcontroller and loading it into the program counter at regular intervals, even if multiple processing programs are to be executed, the programs can be written in the same memory. It has the effect of reducing Furthermore, since the present invention allows multiple programs to be freely written on the memory regardless of the length of the program, the memory can be used very effectively.
第１図は本発明の第一の実施例を示す信号処理プロセッ
サのブロック図、第２図（ａ＞、（ｂ）はそれぞれ第１
図に示すＲＡＭの概略図およびプログラム処理フロー図
、第３図は第１図に示す各種信号および回路の動作タイ
ミング図、第４図は本発明の第二の実施例を示す信号処
理プロセッサのブロック図、第５図は従来の一例を示す
信号処理プロセッサのブロック図、第６図は第５図に示
すプロセッサの処理フロー図である。
１・・信号処理プロセッサ、２・・・シフトレジスタ、
３・・・ラッチ回路、４・・・プログラムカウンタ（Ｐ
Ｃ）、５・・・メモリ回路（ＲＡＭ）、６・・・デコー
ダ、７・・・外部マイコン、８・・・ｆｓクロック、９
〜１１・・・レジスタ、１２・・・切換え器（ＭＵＸ）
３・・・切換端子。FIG. 1 is a block diagram of a signal processing processor showing a first embodiment of the present invention, and FIGS.
A schematic diagram and a program processing flow diagram of the RAM shown in the figure, FIG. 3 is an operation timing diagram of various signals and circuits shown in FIG. 1, and FIG. 4 is a block diagram of a signal processing processor showing a second embodiment of the present invention. 5 is a block diagram of a conventional signal processing processor, and FIG. 6 is a processing flow diagram of the processor shown in FIG. 1...Signal processing processor, 2...Shift register,
3...Latch circuit, 4...Program counter (P
C), 5...Memory circuit (RAM), 6...Decoder, 7...External microcomputer, 8...fs clock, 9
~11...Register, 12...Switcher (MUX)
3...Switching terminal.
Claims (1)
のスタートアドレスデータを外部より受け取り保持する
スタートアドレス保持回路と、前記スタートアドレス値
を処理周期ごとに前記スタートアドレス保持回路からロ
ードされるプログラムカウンタとを有し、外部要求に対
して前記メモリ回路から読出す処理プログラムを切換え
ることを特徴とする信号処理プロセッサ。It has a memory circuit that stores a program, a start address holding circuit that receives and holds start address data of the program from the outside, and a program counter that loads the start address value from the start address holding circuit every processing cycle. . A signal processing processor, characterized in that the processing program read from the memory circuit is switched in response to an external request.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP971090A JPH03214238A (en) | 1990-01-19 | 1990-01-19 | Signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP971090A JPH03214238A (en) | 1990-01-19 | 1990-01-19 | Signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214238A true JPH03214238A (en) | 1991-09-19 |
Family
ID=11727809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP971090A Pending JPH03214238A (en) | 1990-01-19 | 1990-01-19 | Signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214238A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002073351A (en) * | 2000-08-29 | 2002-03-12 | Pacific Design Kk | Data processing unit, data processing device and control method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63733A (en) * | 1986-06-20 | 1988-01-05 | Fujitsu Ltd | Program execution processing system |
-
1990
- 1990-01-19 JP JP971090A patent/JPH03214238A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63733A (en) * | 1986-06-20 | 1988-01-05 | Fujitsu Ltd | Program execution processing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002073351A (en) * | 2000-08-29 | 2002-03-12 | Pacific Design Kk | Data processing unit, data processing device and control method |
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