JPH03209739A - Board inspecting equipment - Google Patents

Board inspecting equipment

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JPH03209739A
JPH03209739A JP476090A JP476090A JPH03209739A JP H03209739 A JPH03209739 A JP H03209739A JP 476090 A JP476090 A JP 476090A JP 476090 A JP476090 A JP 476090A JP H03209739 A JPH03209739 A JP H03209739A
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JP
Japan
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board
pogo pin
stitch
relay
inspection
Prior art date
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Pending
Application number
JP476090A
Other languages
Japanese (ja)
Inventor
Masahiko Hiyouzou
正彦 兵三
Tetsuo Tada
多田 哲生
Keiichi Sawada
沢田 圭一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)

Abstract

PURPOSE:To reduce the number of times of measurement, simplify human work, realize automating, and dissolve damage of a land caused by a probe of a resistance measuring apparatus, by inspecting the connection state of a substrate wiring by using a scanning electron beam microscope and a DC power supply. CONSTITUTION:In an SEM equipment 72, the primary electron beam is converged by a lens 2; the secondary electrons generated by two-dimensionally scanning the package 10 surface with a deflection coil 3 are detected by a secondary electron detector 4; a obtained signal is amplified by a signal amplifier 5, and displayed on a CRT 6. In a POGO pin designating part 16, a relay controlling equipment 7 designates a POGO pin 13 to which a DC voltage is to be applied. A relay selecting circuit 17 makes A relays 18 in a relay box 14 open and shut so as to connect the designated POGO pin 13 and a DC power supply 8. For example, when only the stitch 1(20) linking with the designated POGO pin 1 is darkly observed on the CRT, and all other stitches are brightly observed, it can be recognized that the substrate wiring linking with the stitch 1 is not disconnected and does not short with other wirings.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は大規模集積回路(以下L S Iと呼ぶ)と
LSI検査装置(以下LSIテスタと呼ぶ)を接続する
基板の配線の接続状態の検査に関するものである。
[Detailed Description of the Invention] [Field of Industrial Application] This invention is directed to the connection state of wiring on a board that connects a large-scale integrated circuit (hereinafter referred to as LSI) and an LSI testing device (hereinafter referred to as LSI tester). It concerns inspection.

〔従来の技術〕[Conventional technology]

LSIは通常、LSIテスタによって検査される。第7
図は従来のLSIとLSIテスタの接続の状態を示す展
開斜視図である。LSIテスタ(39)はL S I 
(34)に電気信号を印加してLSI(34)からの電
気信号出力を検出し、LSI(34)の中に組み込まれ
た回路が正常に動作するかどうかを調べるものである。
LSIs are usually tested using an LSI tester. 7th
The figure is an exploded perspective view showing a state of connection between a conventional LSI and an LSI tester. LSI tester (39) is LSI
(34) to detect the electrical signal output from the LSI (34) to check whether the circuit built into the LSI (34) operates normally.

+、 S 工(34)が入ったパッケージ叫は基板(1
シのソケットOυにパッケージピン(35)を挿入する
ことで取り付けられる。ポゴピン[13が基板C13に
接触しテ、L S I fスll (39)とLSI 
(34)が電気的に接続される。テストヘッド(36)
はドライバ(37)からの電気信号をポゴピン(131
に伝え、また、基板Uを介してポゴピン(13に伝わっ
てきたL S r C34)の電気信号出力をコンパレ
ータ(38)に伝える役目をしている。
+, The package containing S engineering (34) is the board (1
It can be attached by inserting the package pin (35) into the socket Oυ of the housing. When the pogo pin [13 contacts the board C13, the LSI fsll (39) and the LSI
(34) are electrically connected. Test head (36)
connects the electric signal from the driver (37) to the pogo pin (131).
It also serves to transmit the electrical signal output of the pogo pin (L S r C34 transmitted to 13) via the board U to the comparator (38).

第8図(at (blは基板(12の断面図および平面
図を示す。LSIテスタ(39)のポゴピンαJは基板
QzのランドLL (41)に接触式れる。基板(1z
のすべてのランドとソケットピンはランドLl (41
)とソケットピンPi (43)がプリント配線h (
42)で接続されているように、すべてl対lの組合わ
せで接続式れている。
FIG. 8 (at (bl) shows a cross-sectional view and a plan view of the board (12). The pogo pin αJ of the LSI tester (39) is in contact with the land LL (41) of the board Qz.
All lands and socket pins are connected to land Ll (41
) and socket pin Pi (43) are printed wiring h (
42), all of them are connected in an l-to-l combination.

第9図(al(b)はLSIが封入されているパッケー
ジ(至)の平面図および断面図を示す。パッケージピン
(35)はステッチ(44)と1対1の組合わせで接続
されている。以上のようにして、LSIテスタ(39)
からの電気信号がL S I (34)に伝わシ、また
LSI (34)からの電気信号がLSIテスタ(39
)に伝わる。
FIG. 9 (al(b)) shows a plan view and a sectional view of the package (to) in which the LSI is enclosed.The package pin (35) is connected to the stitch (44) in a one-to-one combination. .In the above manner, the LSI tester (39)
The electrical signal from the LSI (34) is transmitted to the LSI tester (39), and the electrical signal from the LSI (34) is transmitted to the LSI tester (39).
) is transmitted.

LSr7xり(39)とL S Z (34)の接続に
用いられる基板(1zの検査には、基板(Lzの配線の
断線検査と配線間の短絡検査がある。第10図は基板C
1zの従来の検査方法を示した説明図で、図において、
a2は基板、(41)はランドt、、 (43)はソケ
ットビンP1、(49)はランドL2、(50)はソケ
ットピンP2、(47)は抵抗測定器、 (48)は抵
抗測定器のプローブである。
Inspection of the board (1z) used to connect the L Sr7
This is an explanatory diagram showing a conventional inspection method for 1z.
a2 is the board, (41) is the land t, (43) is the socket bin P1, (49) is the land L2, (50) is the socket pin P2, (47) is the resistance measuring device, (48) is the resistance measuring device It is a probe of.

第11図は基板(1zの配線の従来の断線検査装置のフ
ローチャートを示す。図において、ステップ51はラン
ド番号の初期設定、ステップ52は抵抗測定器のプロー
ブをランドLi (i = 1のときL1= Ll )
とソケットビシPi (i = 1のときPl = P
I )に接触式せ、抵抗値を測定する測定作業、ステッ
プ53は導通状態かどうかを抵抗測定結果から判断する
判定作業、ステップ54は判定結果(PAss)、(5
5)は判定結果(FAIL)を示している。判定結果が
PASS、すなわち、測定した抵抗値が小さく、導通状
態の場合、基板C1zの配線は断線しておらず、早足結
果がステップ55のFAZL、すなわち、測定した抵抗
値が大きく導通状態でない場合、基板(1つの配線は断
線している。ステップ56はランド番号が配線数nに等
しいかどうかの判断である。等しくない場合はステップ
57に進む。ステップ57はランド番号を1つ大きくす
ることを意味している。等しい場合は検査終了である。
FIG. 11 shows a flowchart of a conventional disconnection inspection device for wiring on a board (1z). In the figure, step 51 is the initial setting of the land number, and step 52 is the initialization of the land number. = Ll)
and socket bit Pi (when i = 1, Pl = P
Step 53 is a determination operation of determining whether there is a conduction state from the resistance measurement result, Step 54 is a determination result (PAss), (5
5) shows the determination result (FAIL). If the judgment result is PASS, that is, the measured resistance value is small and it is in a conductive state, the wiring on the board C1z is not disconnected, and the quick result is FAZL in step 55, that is, if the measured resistance value is large and it is not in a conductive state. , board (one wiring is broken. Step 56 is a judgment as to whether the land number is equal to the number of wirings n. If not, proceed to step 57. Step 57 is to increase the land number by one. This means that if they are equal, the test is complete.

この第11図のフローチャートより判るように、基板〔
2の配線数がnの場合、抵抗測定(人手による作業)は
n回となる。第12図は基板(lzの配線間の従来の短
絡検査のフローチャートを示す。図において、ステップ
58はランド番号の初期設定、ステップ59は抵抗測定
器のプローブをランドu(i=lのときLi=Lt)と
ランド−(J=2のとき司= L2 )に接触させ、抵
抗値を測定する測定作業、ステップ60は導通状態かど
うかを抵抗測定結果から判断する判定作業、ステップ6
1は判定結果(PAEI8)、ステップ62は判定結果
(FAIL)を示している。判定結果がPASS、すな
わち測定した抵抗値が大きく導通状態でない場合、プロ
ーブで接触したランドにつながる配線間は短絡しておら
ず、判定結果がFArL、すなわち測定し次抵抗値が小
さく導通状態の場合は短絡している。ステップ63はラ
ンド(配線)を指定するパラメータJがnに等しいかど
うかの判定である。ステップ64はパラメータJを1つ
大きくすることである。パラメータjがnに等しくない
場合、ステップ64に進み、等しい場合はステップ65
に進む。ステップはランド(配線)を指定するパラメー
タ1がnに等しいかどうかの判定である。等しくない場
合にはステップ66.67に進む。ステップ66はパラ
メータJを1+2に等しくすることをステップ67はパ
ラメータユを1つ大きくすることである。等しい場合は
検査終了である。第11図のフローチャートより判るよ
うに、基板α2の配線数がnの場合、抵抗測定(人手に
よる作業)はn 02回となる。
As can be seen from the flowchart in FIG.
If the number of wires in No. 2 is n, the resistance measurement (manual work) will be performed n times. FIG. 12 shows a flowchart of a conventional short-circuit inspection between wiring on a board (lz). In the figure, step 58 is the initial setting of the land number, and step 59 is the initial setting of the land number, and step 59 is to move the probe of the resistance measuring instrument to the land u (when i=l, Li =Lt) and the land (when J=2 = L2) and measure the resistance value.Step 60 is a judgment operation of determining whether or not there is continuity from the resistance measurement result.Step 6
1 indicates the determination result (PAEI8), and step 62 indicates the determination result (FAIL). If the judgment result is PASS, that is, the measured resistance value is large and there is no continuity, there is no short circuit between the wires connected to the land that was touched by the probe, and the judgment result is FArL, that is, if the measured resistance value is small and it is in the continuity state. is shorted. Step 63 is a determination as to whether a parameter J specifying a land (wiring) is equal to n. Step 64 is to increase parameter J by one. If parameter j is not equal to n, proceed to step 64, otherwise proceed to step 65
Proceed to. The step is to determine whether parameter 1 specifying a land (wiring) is equal to n. If not, proceed to steps 66 and 67. Step 66 is to make the parameter J equal to 1+2, and step 67 is to increase the parameter J by one. If they are equal, the test is finished. As can be seen from the flowchart of FIG. 11, when the number of wires on the board α2 is n, the resistance measurement (manual work) is performed n02 times.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来の基板検査装置は以上のように構成されていたので
、基板(1zの配線数をnとすると、測定回数が配線の
断線検査でn回、配線間の短絡検査はn C2回となり
、合計n+nCz回の測定が必要となる。また、基板の
配線数nが大きい場合、測定回数は増大し、特に配線間
の短絡検査での測定回数が増大し、また、検査における
作業がすべて人手によるものであつ九ので、その結果と
して検査時間が長くなり、基板のランドへの抵抗測定器
のプローブの接触回数が増え、プローブでランドが損傷
するなどの問題点があった。
Since the conventional board inspection equipment is configured as described above, if the number of wires on the board (1z is n), the number of measurements is n times for wire breakage inspection, and n C2 times for short circuit inspection between wires, for a total of n+nCz measurements are required.Furthermore, if the number of wires on the board is large, the number of measurements increases, especially when testing short circuits between wires, and all inspection work is done manually. As a result, the inspection time becomes longer, the number of times the probe of the resistance measuring device comes into contact with the land of the board increases, and the land is damaged by the probe.

この発明は上記のような問題点を解消するためになされ
たもので、検査における測定回数の低減化と、人手によ
る作業の簡素化、自動化、抵抗測定器のプローブによる
ランドの損傷を解消することを目的とする。
This invention was made to solve the above-mentioned problems, and aims to reduce the number of measurements during inspection, simplify and automate manual work, and eliminate land damage caused by the probe of a resistance measuring instrument. With the goal.

〔課題を解決するための手段〕[Means to solve the problem]

この発明に係る基板検査装置は、基板の検査において基
板の配線の断線検査と、基板の配線間の短絡検査を同時
に行なうことができ、検査における測定回数を従来の検
査方法に比べて低減化し、従来の検査方法における抵抗
測定器のプローブによる基板のランドへの接触によるラ
ンドの損傷を解消し、また、ランドに抵抗測定器のプロ
ーブを接触させるという人手の作業を無くすようにした
ものである。
The board inspection device according to the present invention can simultaneously test for disconnections in the wiring on the board and for short circuits between the wiring on the board, and reduce the number of measurements in the test compared to conventional testing methods. This eliminates damage to the land caused by contact of the probe of the resistance measuring device with the land of the board in the conventional testing method, and also eliminates the manual work of bringing the probe of the resistance measuring device into contact with the land.

〔作用〕[Effect]

この発明における基板検査装置は、検査に電子ビームを
用いて、この電子ビームを基板の配線が1対lでつなが
っているパッケージのステッチに照射すると、ステッチ
の表面から2次電子が発生する。この2次電子は2次電
子検出器により検出される。電位の低いステッチから発
生し之2次電子は、電位の高いステッチから発生した2
次電子に比べてエネルギーが大きいため、2次電子検出
器により多く到達する。このため、電位の低いステッチ
は電位の高いステッチに比べてCRT上で明るく見える
う複数のステッチをCRT上で観察することにより、複
数のステッチの電位の高低をCRT上で同時に判定する
ことが可能となる。従来の検査方法において基板の配線
間の短絡検査では、測定が1対1対応であるため、測定
がn02回〔n:配線の数)となったのに対し、本発明
による検査では複数のステッチ(これらは基板の配線に
1対1に接続されている)の電位の高低が同時に観察可
能となるため、観察回数がn回で済み、嘔らに、この検
査では、配線の断線検査も兼ねているため、基板の検査
(配線の断線検査と配線間の短絡検査)がn回の観察で
終了可能となる。ざらに、基板のランドには電圧発生器
からのポゴピンが一度接触するだけなので、ランドの機
械的な損傷も、従来の検査方法に比べて無視できる程小
さくなる。
The board inspection apparatus according to the present invention uses an electron beam for inspection, and when the electron beam is irradiated onto the stitches of the package in which the wirings of the board are connected in a 1:1 ratio, secondary electrons are generated from the surface of the stitches. This secondary electron is detected by a secondary electron detector. Secondary electrons generated from stitches with low potential are secondary electrons generated from stitches with high potential.
Since they have higher energy than secondary electrons, more of them reach the secondary electron detector. Therefore, stitches with a low potential appear brighter on a CRT than stitches with a higher potential.By observing multiple stitches on a CRT, it is possible to simultaneously determine the high and low potentials of multiple stitches on a CRT. becomes. In the conventional inspection method, short-circuit inspection between wires on a board requires measurement n02 times [n: number of wires] because the measurements are in one-to-one correspondence, whereas the test according to the present invention requires multiple stitches. (These are connected one-to-one to the wiring on the board) It is possible to simultaneously observe the high and low potentials, so the number of observations is n times. Therefore, inspection of the board (inspection of disconnection of wiring and inspection of short circuit between wiring) can be completed with n observations. Roughly speaking, since the pogo pin from the voltage generator contacts the land of the board only once, mechanical damage to the land is negligible compared to conventional inspection methods.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。第1
図はこの発明の一実施例による基板検査装置の説明図で
ある。図において、(1)は電子銃、(2)は電子銃(
1)よシ発生した電子ビームを集束するためのレンズ、
(3)は電子ビームを偏向するための偏向コイル、(4
)は2次電子検出器、(6)は信号増幅器、(6)はS
EM像を観察する念めのCtFIT、(7)はリレー制
御装置、(8)は直流電源、(9)は真空排気系(10
)はLSIを封入するためのパッケージ、qυハパッケ
ージ(lO)を挿入するためのソケット、α2は基板、
(13は基板(12)に電圧を印加するためのポゴピン
、(14)はポゴピン(13)のついたリレーボックス
、  (15)は移動機構である。第2図において、(
16)はポゴピン指定部、  (17)はリレー選択回
路、(18)はりl/ −、(19)は抵抗(数にΩ)
、(72)はS印M装置である。
An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure is an explanatory diagram of a board inspection apparatus according to an embodiment of the present invention. In the figure, (1) is an electron gun, and (2) is an electron gun (
1) A lens for focusing the generated electron beam,
(3) is a deflection coil for deflecting the electron beam, (4
) is a secondary electron detector, (6) is a signal amplifier, (6) is S
CtFIT for observing EM images, (7) is a relay control device, (8) is a DC power supply, (9) is a vacuum exhaust system (10)
) is a package for enclosing the LSI, qυ is a socket for inserting the package (lO), α2 is a board,
(13 is a pogo pin for applying voltage to the board (12), (14) is a relay box with pogo pin (13), (15) is a moving mechanism. In Fig. 2, (
16) is the pogo pin specification section, (17) is the relay selection circuit, (18) beam l/-, (19) is the resistance (the number is Ω)
, (72) is an S-mark M device.

この基板検査装置ばSEM装置(72)とリレーボック
ス(14)、IJシレー御装置(γンおよび直流電源(
8)により主に構Fi5.される。SEM装置 (72
)はその構成を第1図に示すように、電子銃(1)から
発生した1次電子ビームをレンズ(2)で数百六(IA
=tom)に絞り、偏向コイル(8)でパッケージ(至
)の表面を2次元的に走査することにより発生した2次
電子を2次電子検出器(4)により検出し、得られた信
号を信号増幅器(5)により増幅し、CRT(6)上に
表示して、80M像を観察するものである。
This board inspection device includes an SEM device (72), a relay box (14), an IJ relay control device (γ-n, and a DC power supply (
8) mainly due to structure Fi5. be done. SEM equipment (72
), whose configuration is shown in Figure 1, is that the primary electron beam generated from the electron gun (1) is transmitted through the lens (2) into several hundred six (IA
The secondary electron detector (4) detects the secondary electrons generated by scanning the surface of the package (to) two-dimensionally with the deflection coil (8), and the obtained signal is The signal is amplified by a signal amplifier (5) and displayed on a CRT (6) for observation of an 80M image.

第2図はリレー制御装置(7)およびリレーボックス(
141の接続図を示す。ポゴピン指定部qeにおいて、
直流電圧を印加するポゴピン(13を指定し、リレー選
択回路σηにより、指定したポゴピンt131と直流電
源(8)を接続するようにリレーボックス(141の中
のリレーns+’を開閉させる。リレーボックス(14
1のポゴピンCI3はLSIテスタ(39)のポゴピン
の配量と同じである。第1図に示すように、基板(1z
をSIluM装置(72)の中にセットして検査を行な
う。基板(1zのソケッ)(111にはL S I(3
4)の封入されていないふたを除いたパッケージ叫が取
付けられている。
Figure 2 shows the relay control device (7) and relay box (
141 connection diagram is shown. In the pogo pin designation part qe,
Specify the pogo pin (13) to which DC voltage is applied, and open/close relay ns+' in the relay box (141) using the relay selection circuit ση to connect the specified pogo pin t131 and the DC power supply (8).Relay box ( 14
The pogo pin CI3 of No. 1 is the same as that of the pogo pin of the LSI tester (39). As shown in Figure 1, the substrate (1z
is set in the SIluM device (72) and inspected. Board (1z socket) (111 has LSI (3
4) The package is attached except for the unsealed lid.

第5図は基板検査装置による基板の配線の検査のフロー
チャートを示す。図においてステップ22は基板(12
)を装置にセツティングするセツティング作業、ステッ
プ23は装置内を排気する真空作業、ステップ24は直
流電源(8)をONし、正の電圧を発生する直流電源O
N作業、ステップ25はポゴピン番号の初期設定、ステ
ップ26はポゴピン指定部qeに:るポゴピン指定、ス
テッチ27はリレー選択回路(171にょろり1/−の
選択、ステツプ28はステッチの電位コントラストの観
察を示す。ポゴピンC13とパッケージ(至)のステッ
チは1対1で接続されている。ステップ29は指定した
ポゴピンiにつながるステッチめみがCRT上で暗くみ
えるかどうかを判断する判定作業で、例えば第3図のよ
うに、指定したポゴピン1につながるステッチ1■のみ
がCRT上で暗く見え、その他のステッチがすべて明る
く見える場合、ステッチ1につながる基板の配線は断線
しておらず、またその他の配線と短絡していないことが
判り、この場合、ポゴピン1につながる基板の配線をP
ASS(ステップ30)として登録する。例えば第4図
のように、指定したポゴピン1につながるステッチ1(
2Gと、ポゴピン2につながるステッチ2(2DがCR
T上で暗く見え、それら以外のステッチが明るく見える
場合、ステッチ1■とステッチ2(211につながる基
板の配線同士は短絡していることが判り、この場合、ポ
ゴピン1につながる基板の配線をFAIC(ステップ3
1)として登録する。
FIG. 5 shows a flowchart of inspection of wiring on a board by the board inspection device. In the figure, step 22 is a substrate (12
) to the equipment, step 23 is a vacuum work to evacuate the inside of the equipment, and step 24 is to turn on the DC power supply (8) to generate a positive voltage.
N work, Step 25 is the initial setting of the pogo pin number, Step 26 is the pogo pin designation in the pogo pin designation section qe, Stitch 27 is the selection of the relay selection circuit (171 Nyorori 1/-), Step 28 is the observation of the potential contrast of the stitch. The stitches of the pogo pin C13 and the package (to) are connected on a one-to-one basis.Step 29 is a judgment operation to judge whether the stitch line connected to the specified pogo pin i appears dark on the CRT. As shown in Figure 3, if only stitch 1■ connected to the specified pogo pin 1 appears dark on the CRT and all other stitches appear bright, the wiring on the board connected to stitch 1 is not disconnected, and other It turns out that there is no short circuit with the wiring, and in this case, connect the board wiring connected to pogo pin 1 to P.
Register as an ASS (step 30). For example, as shown in Figure 4, stitch 1 (
2G and stitch 2 that connects to pogo pin 2 (2D is CR
If the stitches on the T look dark and the other stitches look bright, it means that the wiring on the board connected to stitch 1 and stitch 2 (211) is short-circuited. In this case, connect the wiring on the board connected to pogo pin 1 to FAIC. (Step 3
Register as 1).

ステップ32はステッチにつながるポゴピン(13を指
定するパラメータ1が基板の配線の数nに等しいかどう
かの判定である。パラメータiが配線の数nに等しい場
合、観察終了である。ステップ33はパラメータ1を1
つ大きくすることである。
Step 32 is to determine whether the parameter 1 that specifies the pogo pin (13) connected to the stitch is equal to the number n of wires on the board. If the parameter i is equal to the number n of wires, the observation is completed. Step 33 is the parameter 1 to 1
The goal is to make it bigger.

第5図のフローチャートより判るように、本実施例によ
る基板の配線の検査は配線数がnのとき、観察回数がn
回で終了することが判る。
As can be seen from the flowchart in FIG. 5, when the number of wires is n, the number of observations is
It turns out that it will end in 30 minutes.

なお、上記実施例では基板検査装置の場合について説明
したが、ウェハプローブカードであってもよく、上記実
施例と同様の効果を奏する。第6図(al(blはこの
発明の他の実施例であるウニ/Xプローブカードの断面
図および斜視図を示す。図において、(68)はウニへ
プa−プカード基板、  (69)はランド、 (70
)はプローブ針、(71)はプリント配線を示す。LS
Iテスタ(39)のポゴピン(131がランド(69)
に接触し、プローブ針(70)の先端がLSI(34)
のパッド(45)に接触することにより、LSIテスタ
(39)とL S I (34)が接続きれる。基板U
のかわりに、ウェハプローブカードを基板検査装置内に
セットし、プローブ針(70)の先端を観察することに
よって、ウェハプローブカードの配線の断線検査と配線
間の短絡検査も実施することができる。
In addition, although the case of the board|substrate inspection apparatus was demonstrated in the said Example, the case of a wafer probe card may be sufficient, and the effect similar to the said Example is produced. FIG. 6 (al (bl) shows a cross-sectional view and a perspective view of a sea urchin/X probe card, which is another embodiment of the present invention. In the figure, (68) is a sea urchin probe card board, and (69) is a sea urchin probe card board. Rand, (70
) indicates a probe needle, and (71) indicates a printed wiring. L.S.
I tester (39) pogo pin (131 is land (69)
The tip of the probe needle (70) touches the LSI (34)
By contacting the pad (45), the LSI tester (39) and LSI (34) can be connected. Substrate U
Instead, by setting the wafer probe card in the substrate inspection device and observing the tip of the probe needle (70), it is also possible to test for disconnections in the wiring of the wafer probe card and for short circuits between the wirings.

〔発明の効果〕〔Effect of the invention〕

以上のようにこの発明によれば、抵抗測定器を用いた従
来の検査方法のように、配線間の1対1の測定ではなく
、すべての配線の電位を同時に観察可能としたので、従
来の検査方法にくらべて、測定回数が低減でき、また測
定による基板のランドの機械的損傷も小さくでき、また
ランドに抵抗測定器のプローブを接触させるという人手
の作業が無くなるなどの効果がある。
As described above, according to the present invention, it is possible to simultaneously observe the potential of all wirings, instead of one-on-one measurement between wirings as in the conventional inspection method using a resistance measuring device. Compared to the inspection method, this method has the advantage of reducing the number of measurements, reducing mechanical damage to the lands of the board due to measurements, and eliminating the need for the manual work of contacting the probes of the resistance measuring device with the lands.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明の一実施例による基板検査装置の説明
図、第2図は第1図のリレー制御装置およびリレーボッ
クスの接続図、第3図、第4図は第1図の基板検査装置
で観察し次パッケージ表面のSEM像(CRT画面)の
説明図、第5図は第1図の基板検査装置による基板検査
のフローチャート、第6図(at(blはこの発明の他
の実施例であるウェハプローブカードの断面図および斜
視図、第7図は従来のLSIテスタとLSmの接続の状
態を示す展開斜視図、第8図falfb+は基板の断面
図および平面図、第9図(al(blはLSIが封入さ
れているパッケージの平面図および断面図、第10図は
基板の従来の検査方法を示した説明図、第11図は基板
の配線の従来の断線検査装置の70−チャート、第12
図は基板の配線間の従来の短絡検査のフローチャートで
ある。 (1)は電子銃、(2)はレンズ、(8)は偏向コイル
、(4)は2次電子検出器、(6)は信号増幅器、(6
)はCRT、(7)はリレー制御装置、(8)は直流電
源、(9)は真空排気系、叫はパッケージ、qυはソケ
ツ)、(13は基板、α3はポゴピン、 (14はリレ
ーボックス、西は移動機構、 (11)lはポゴピン指
定部、(Lηはリレー選択回路、C181はリレー、住
9は抵抗、■はステッチ1、(211はステッチ2.(
34)はLSI、(35)はパッケージピンを示す。 なお、図中、同一符号は同一 ま九は相当部分を示す。 コ F’t!774汽稈 第3図 第4因 第5yA 田$Pき 第7図 4 図面の浄書 第8図 (b’) 第9図 (Q) 第11図 第12図 手続補正書 (方式) 1、事件の表示 2、発明の名称 眞ジ 特願平 2−4760号 基板検査装置 3、補正をする者 事件との関係 住    所 名     称 4、代理人 住 所
Fig. 1 is an explanatory diagram of a board inspection device according to an embodiment of the present invention, Fig. 2 is a connection diagram of the relay control device and relay box shown in Fig. 1, and Figs. 3 and 4 are board inspection diagrams shown in Fig. 1. An explanatory diagram of a SEM image (CRT screen) of the package surface observed with the device, FIG. 5 is a flowchart of board inspection by the board inspection device of FIG. 1, and FIG. FIG. 7 is an exploded perspective view showing the state of connection between a conventional LSI tester and LSm, FIG. (bl is a plan view and a cross-sectional view of a package in which an LSI is enclosed, FIG. 10 is an explanatory diagram showing a conventional inspection method for a board, and FIG. 11 is a 70-chart of a conventional disconnection inspection device for board wiring. , 12th
The figure is a flowchart of a conventional short-circuit test between wiring lines on a board. (1) is an electron gun, (2) is a lens, (8) is a deflection coil, (4) is a secondary electron detector, (6) is a signal amplifier, (6) is a
) is the CRT, (7) is the relay control device, (8) is the DC power supply, (9) is the vacuum exhaust system, is the package, qυ is the socket), (13 is the board, α3 is the pogo pin, (14 is the relay box) , west is the moving mechanism, (11) l is the pogo pin designation section, (Lη is the relay selection circuit, C181 is the relay, 9 is the resistor, ■ is the stitch 1, (211 is the stitch 2.
34) represents an LSI, and (35) represents a package pin. In addition, in the figures, the same symbols indicate the same parts. KoF't! 774 Steam culm Figure 3 Cause 4 5yA Field $P Figure 7 Figure 4 Engraving of the drawing Figure 8 (b') Figure 9 (Q) Figure 11 Figure 12 Procedural amendment (method) 1. Case Indication 2, Name of the invention Shinji Patent Application No. 2-4760 Board inspection device 3, Name of address related to the case of the person making the amendment Name 4, Address of the agent

Claims (1)

【特許請求の範囲】[Claims]  大規模集積回路(LSI)とLSI検査装置を接続す
る基板の検査において、走査電子顕微鏡と直流電源を用
いて、基板の配線の接続状態を検査することを特徴とす
る基板検査装置。
A board inspection device that uses a scanning electron microscope and a DC power supply to test the connection state of wiring on a board in testing a board that connects a large-scale integrated circuit (LSI) and an LSI inspection device.
JP476090A 1990-01-11 1990-01-11 Board inspecting equipment Pending JPH03209739A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2770302A1 (en) * 1997-10-24 1999-04-30 Sgs Thomson Microelectronics Measurement of the potential levels above an integrated circuit

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