JPH0319000Y2 - - Google Patents
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- JPH0319000Y2 JPH0319000Y2 JP1984069971U JP6997184U JPH0319000Y2 JP H0319000 Y2 JPH0319000 Y2 JP H0319000Y2 JP 1984069971 U JP1984069971 U JP 1984069971U JP 6997184 U JP6997184 U JP 6997184U JP H0319000 Y2 JPH0319000 Y2 JP H0319000Y2
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- light pen
- signal
- circuit
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 101100112085 Arabidopsis thaliana CRT3 gene Proteins 0.000 description 4
- 101100141330 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RNR4 gene Proteins 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
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- 238000000034 method Methods 0.000 description 1
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Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は陰極線管上にライトペンを用いて描画
することができる映像表示装置に関するものであ
る。[Detailed description of the invention] (a) Industrial application field The present invention relates to an image display device that can draw images on a cathode ray tube using a light pen.
(ロ) 従来技術
ライトペンを用いて陰極線管上に図形を表示す
る映像表示装置は既に実用に供されており、一般
的には第3図に示す如く構成されている。(B) Prior Art A video display device that displays graphics on a cathode ray tube using a light pen has already been put into practical use, and is generally constructed as shown in FIG.
基準信号発生器1からのクロツクφcは同期信
号発生回路2に入力され、該同期信号発生回路2
は水平同期信号H、垂直同期信号Vをそれぞれ出
力し、これら両信号H,Vは陰極線管(以下
CRTという)3を駆動する。 The clock φc from the reference signal generator 1 is input to the synchronization signal generation circuit 2.
outputs a horizontal synchronizing signal H and a vertical synchronizing signal V, respectively, and these signals H and V are connected to a cathode ray tube (hereinafter referred to as
(CRT) 3.
クロツクφcはアドレスカウンタ4に入力され
画像メモリ5に対するアドレス信号ADを出力す
る。このアドレス信号ADはライトペン6の指示
したCRT画面の座標に対応するアドレスを検出
するためのラツチ回路7にも入力される。 The clock φc is input to the address counter 4 and outputs an address signal AD to the image memory 5. This address signal AD is also input to a latch circuit 7 for detecting the address corresponding to the coordinates on the CRT screen indicated by the light pen 6.
画像メモリ5から出力されたデータはD/A変
換回路8に入力され、アナログ信号となつて
CRT3の画面上に表示される。ライトペン6は
CRT3に適用されているか否かを示すスイツチ
ング信号SW1とCRT上の輝線を検出する輝線検
出信号Mとを含むライトペン信号を出力する。ス
イツチング信号SW1はライトペン6がCRT3に
押しあてられているときにオン(信号としてはハ
イレベル)になるようにされている。 The data output from the image memory 5 is input to the D/A conversion circuit 8, where it is converted into an analog signal.
Displayed on the CRT3 screen. light pen 6
A light pen signal including a switching signal SW1 indicating whether the light pen is applied to the CRT 3 and a bright line detection signal M detecting a bright line on the CRT is output. The switching signal SW1 is turned on (high level as a signal) when the light pen 6 is pressed against the CRT 3.
ラツチ回路7はこのライトペン信号にてアドレ
スカウンタ4の出力をラツチし、ラツチされたア
ドレスカウンタ4出力はライトペン6が指示した
CRT3の座標位置に対応することになり、これ
即ち座標信号は書き込みデータ制御回路9に入力
され、そのアドレス位置の画像メモリ5の画像デ
ータが書き換えられることになる。 The latch circuit 7 latches the output of the address counter 4 using this light pen signal, and the latched address counter 4 output is determined by the light pen 6.
This corresponds to the coordinate position of the CRT 3, and this, ie, the coordinate signal, is input to the write data control circuit 9, and the image data in the image memory 5 at that address position is rewritten.
上記輝線検出信号MはCRT画面のフレーム周
期毎に出力され、この輝線検出信号Mによつて決
定されたアドレスについてのみ画像メモリ5の内
容を書き換えるとすれば、例えばライトペン6を
CRT3管面に押付けたまま摺動させた場合、
CRT3管面にはフレーム毎に得られたアドレス
の点だけが表示され、結果的にはライトペン摺動
軌跡に沿つた点線が描かれる。従い、これらの点
間の補間処理を書き込みデータ制御回路9にて行
なうことにより、ライトペンによる自由曲線描画
を可能としている。ただ、この結果、使用者が描
けるのは実線だけであり、破線、鎖線等を描くに
は、ライトペン6をCRT3管面に押付けて摺動
させてある長さの実線を描き、次にライトペン6
をCRT管面から離して、破線、鎖線における空
白分だけ間をあけ、次いで再度実線を描くという
操作を繰り返さなければならず操作性が悪い。 The bright line detection signal M is output every frame period of the CRT screen, and if the contents of the image memory 5 are to be rewritten only for addresses determined by this bright line detection signal M, for example, the light pen 6 can be rewritten.
If you slide it while pressing it against the CRT3 tube surface,
Only the address points obtained for each frame are displayed on the CRT3 screen, and as a result, a dotted line is drawn along the light pen sliding trajectory. Therefore, by performing interpolation processing between these points in the write data control circuit 9, it is possible to draw a free curve using a light pen. However, as a result, the user can only draw solid lines; to draw broken lines, chain lines, etc., press the light pen 6 against the CRT 3 screen and draw a solid line of a certain length, then write pen 6
It is difficult to operate because the operator has to repeat the process of separating the line from the CRT surface, leaving a blank space between the broken and chain lines, and then drawing a solid line again.
(ハ) 考案の目的
本考案は破線等部分的に空白個所を持つ線を容
易に描画することができる映像表示装置を提供し
ようとするものである。(c) Purpose of the invention The present invention aims to provide a video display device that can easily draw lines with partially blank areas, such as broken lines.
(ニ) 考案の構成
本考案は、CRT上を走行させるライトペンの
走行軌跡に対応する表示を該CRT上に描画する
ためのライトペン信号に、上記空白個所を設ける
ためライトペンをCRT管面から断続的に持ち上
げることに相当する変調を与えるべく、書き込み
データ制御回路に対して座標信号を供給する表示
位置決定回路に、所定の時系列なパターンのゲー
ト信号を発生するゲート信号発生手段と、前記ラ
イトペン信号を前記ゲート信号発生手段から発生
されるゲート信号でゲートして前記ライトペン信
号を所定の時系列なパターンにするゲート手段を
備えることを特徴とする映像表示装置である。(d) Structure of the invention The present invention aims to provide the above-mentioned blank space in the light pen signal for drawing a display corresponding to the trajectory of the light pen running on the CRT on the CRT. gate signal generating means for generating a gate signal in a predetermined time-series pattern to a display position determining circuit that supplies a coordinate signal to a write data control circuit in order to provide modulation corresponding to intermittently lifting the display position from the write data control circuit; The video display device is characterized by comprising a gate means for gating the light pen signal with a gate signal generated from the gate signal generating means to form the light pen signal into a predetermined time-series pattern.
(ホ) 実施例
第1図は本考案装置の一実施例のブロツク図で
あり、第2図は同装置の動作説明のための波形図
である。(E) Embodiment FIG. 1 is a block diagram of an embodiment of the device of the present invention, and FIG. 2 is a waveform diagram for explaining the operation of the device.
第1図において第3図の機能要素と同じものに
ついては同一符号を付け説明の重複を避ける。 Functional elements in FIG. 1 that are the same as those in FIG. 3 are given the same reference numerals to avoid redundant explanation.
10は表示位置決定回路であり、これはライト
ペン6からのライトペン信号を受け、書き込みデ
ータ制御回路9に対して、画像メモリ5の出力が
CRT3上を走行するライトペン6の走行軌跡に
対応する表示を該CRTに付与するように座標信
号を供給するものである。 10 is a display position determining circuit which receives a light pen signal from the light pen 6 and sends the output of the image memory 5 to the write data control circuit 9.
A coordinate signal is supplied to the CRT 3 so that a display corresponding to the trajectory of the light pen 6 traveling on the CRT 3 is displayed.
表示位置決定回路10はゲート信号発生手段1
1と、ゲート手段12と、該ゲート手段12出力
とライトペン信号中の輝線検出信号を受けアドレ
スカウンタ4出力をラツチするラツチ回路7とを
備えている。 The display position determining circuit 10 is a gate signal generating means 1
1, gate means 12, and a latch circuit 7 which receives the output of the gate means 12 and the bright line detection signal in the light pen signal and latches the output of the address counter 4.
ゲート信号発生手段11は、複数種類のゲート
信号例えば第2図A,Bに示すゲート信号を発生
するゲート信号発生回路13と、このゲート信号
発生回路のゲート信号を選択して1つの選択ゲー
ト信号を出力する選択回路14と、選択ゲート信
号の有効性を制御する指令回路15と、選択ゲー
ト信号のゲート手段12への付与を指令回路15
出力に基づき制御するゲート回路16とを備えて
いる。選択回路14は破線、一点鎖線などの1つ
の空白部分の大きさなどを含めて選択する選択ス
イツチ17と、該選択スイツチ出力にて制御され
上記ゲート信号発生回路13からの複数のゲート
信号を選択するマルチプレクサ18とを備えてい
る。又、指令回路15は実線以上の特殊な線を指
定する際にONされる線指定スイツチ19と、イ
ンバータ20とを備えている。インバータ20出
力がハイ状態で特殊線の指定であり、ロウ状態で
実線指定となる。NANDゲートであるゲート回
路16出力はゲート手段(ANDゲート)12に
入力され、このゲート手段12の他入力にはライ
トペン信号中のスイツチ信号(このスイツチ信号
はライトペンがCRT上を走行するときハイ状態
で、CRTから離れるとロウ状態となる)が入力
される。そして、書き込みデータ制御回路9には
このゲート手段12でゲートされた新たなスイツ
チング信号SW2が入力される。 The gate signal generating means 11 includes a gate signal generating circuit 13 that generates a plurality of types of gate signals, for example, the gate signals shown in FIGS. a selection circuit 14 that outputs the selection gate signal, a command circuit 15 that controls the validity of the selection gate signal, and a command circuit 15 that controls the application of the selection gate signal to the gate means 12.
It also includes a gate circuit 16 that performs control based on the output. The selection circuit 14 is controlled by a selection switch 17 that selects the size of one blank area such as a broken line or a dashed-dot line, and the output of the selection switch to select a plurality of gate signals from the gate signal generation circuit 13. A multiplexer 18 is provided. Further, the command circuit 15 includes a line designation switch 19 that is turned on when designating a special line larger than a solid line, and an inverter 20. A special line is designated when the inverter 20 output is in a high state, and a solid line is designated when the inverter 20 output is in a low state. The output of the gate circuit 16, which is a NAND gate, is input to the gate means (AND gate) 12, and the other input of this gate means 12 is a switch signal in the light pen signal (this switch signal is used when the light pen runs on the CRT). It is in a high state and becomes a low state when it is separated from the CRT) is input. Then, a new switching signal SW2 gated by this gate means 12 is input to the write data control circuit 9.
次に、破線、鎖線等の特殊線を描く際の動作を
説明する。説明の便宜上、マルチプレクサ18出
力には破線用のゲートパルス(第2図A)が選択
出力されているものとする。 Next, the operation for drawing special lines such as broken lines and chain lines will be explained. For convenience of explanation, it is assumed that the gate pulse for the broken line (FIG. 2A) is selectively outputted to the multiplexer 18 output.
線指定スイツチ19が開放されているとインバ
ータ20出力はロウ状態、したがつてゲート手段
16出力はハイ状態となり、ライトペンスイツチ
信号SW1はゲートされることなく書き込みデー
タ制御回路9に入力される(第2図Cの区間
PQ)。 When the line designation switch 19 is open, the output of the inverter 20 is in a low state, so the output of the gate means 16 is in a high state, and the light pen switch signal SW1 is input to the write data control circuit 9 without being gated. Section C in Figure 2
PQ).
線指定スイツチ19が閉成されているとインバ
ータ20出力はハイ状態となり(第2図D)、ゲ
ート回路12の出力はマルチプレクサ18の出力
(第2図E)に依存する。そして、ゲート回路1
6出力(第2図F)がロウ状態のときにはこのロ
ウ信号Sによりライトペンスイツチ信号はゲート
され、書き込みデータ制御回路9から見るとライ
トペン6がCRT3の管面から離れたと同じ状態
になる。従つて、このゲート回路16出力がロウ
状態の間は描画が禁止される。ゲート回路16出
力がハイ状態の時はこれとは逆にライトペン6が
CRT3に押付けられていることであり、上述の
描画動作が行なわれる(第2図Cの区間QR)。 When the line designation switch 19 is closed, the inverter 20 output is high (FIG. 2D), and the output of the gate circuit 12 depends on the output of the multiplexer 18 (FIG. 2E). And gate circuit 1
When the output 6 (FIG. 2F) is in a low state, the light pen switch signal is gated by this low signal S, and as seen from the write data control circuit 9, the state is the same as when the light pen 6 is separated from the surface of the CRT 3. Therefore, while the output of this gate circuit 16 is in a low state, drawing is prohibited. Conversely, when the gate circuit 16 output is high, the light pen 6
It is pressed against the CRT 3, and the above-described drawing operation is performed (section QR in FIG. 2C).
従つて、上記動作による描線結果は第2図Gに
示すゲート手段12の出力に応じてCRT3上に
第2図Hに示すようになり、線指定スイツチ19
が開放されている区間PQでは実線、線指定スイ
ツチ19が閉成されている区間QRでは破線が
CRT3上に表示される。 Therefore, the line drawing result by the above operation becomes as shown in FIG. 2H on the CRT 3 according to the output of the gate means 12 shown in FIG. 2G, and the line designation switch 19
The solid line is in section PQ where line designation switch 19 is open, and the broken line is in section QR where line designation switch 19 is closed.
Displayed on CRT3.
(ヘ) 考案の効果
本考案装置はゲート信号発生手段からのゲート
信号を予じめ選択しておくことによつてCRT管
面上に任意の破線、鎖線等の特殊線を、CRT管
面に対してライトペンを当接、離間させる操作を
行なうことなく描画することができ、特殊線の描
画操作を簡単化することができ実用的である。(F) Effect of the invention The device of the invention can draw arbitrary special lines such as broken lines and chain lines on the CRT tube surface by selecting the gate signal from the gate signal generating means in advance. It is possible to draw without touching or separating the light pen from the line, which simplifies the drawing operation of special lines, which is practical.
第1図は本考案装置の一実施例のの概略構成
図、第2図A〜Hは同装置の動作説明のための波
形図、第3図は従来装置の概略構成図である。
主な符号の説明、3……陰極線管(CRT)、5
……画像メモリ、9……書き込みデータ制御回
路、6……ライトペン、10……表示位置決定回
路、11……ゲート信号発生手段、12……ゲー
ト手段。
FIG. 1 is a schematic diagram of an embodiment of the device of the present invention, FIGS. 2A to 2H are waveform diagrams for explaining the operation of the device, and FIG. 3 is a schematic diagram of a conventional device. Explanation of main symbols, 3...Cathode ray tube (CRT), 5
...Image memory, 9...Write data control circuit, 6...Light pen, 10...Display position determining circuit, 11...Gate signal generation means, 12...Gate means.
Claims (1)
号を格納している画像メモリと、該画像メモリ
の記憶内容を更新する書き込みデータ制御回路
と、前記陰極線管に適用されているか否かを示
すライトペン信号を出力するライトペンと、該
ライトペンからの前記ライトペン信号を受け前
記書き込みデータ制御回路に対して、前記画像
メモリの出力が前記陰極線管上を走行する前記
ライトペンの走行軌跡に対応する表示を該陰極
線管に付与するように座標信号を供給する表示
位置決定回路とを備えてなる映像表示装置にお
いて、 前記表示位置決定回路は、所定の時系列なパ
ターンのゲート信号を発生するゲート信号発生
手段と、前記ライトペン信号を前記ゲート信号
発生手段から発生されるゲート信号でゲートし
て前記ライトペン信号を所定の時系列なパター
ンにするゲート手段とを備えていることを特徴
とする映像表示装置。 (2) 前記ゲート信号発生手段は、複数種類の時系
列なパターンのゲート信号を発生するゲート信
号発生回路と、該ゲート信号発生回路のゲート
信号を選択して1つの選択ゲート信号を出力す
る選択回路と、前記選択ゲート信号の有効性を
制御する指令回路と、前記選択ゲート信号の前
記ゲート手段への付与を前記指令回路出力に基
づき制御するゲート回路とを備えていることを
特徴とする実用新案登録請求の範囲第(1)項記載
の映像表示装置。[Claims for Utility Model Registration] (1) A cathode ray tube, an image memory storing a video signal applied to the cathode ray tube, a write data control circuit for updating the stored contents of the image memory, and a cathode ray tube; a light pen that outputs a light pen signal indicating whether or not the light pen is applied to the cathode ray tube; and a light pen that receives the light pen signal from the light pen and sends the output of the image memory to the write data control circuit. a display position determining circuit that supplies a coordinate signal to the cathode ray tube so as to provide a display corresponding to a travel locus of the light pen traveling on the cathode ray tube; a gate signal generating means for generating a gate signal in a time-series pattern; and a gate for gating the light pen signal with the gate signal generated from the gate signal generating means to form the light pen signal into a predetermined time-series pattern. A video display device comprising: means. (2) The gate signal generation means includes a gate signal generation circuit that generates gate signals of a plurality of types of time-series patterns, and a selection that selects the gate signals of the gate signal generation circuit and outputs one selected gate signal. a command circuit that controls the validity of the selection gate signal; and a gate circuit that controls application of the selection gate signal to the gate means based on the output of the command circuit. A video display device according to claim (1) of patent registration.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1984069971U JPS60184141U (en) | 1984-05-14 | 1984-05-14 | Video display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1984069971U JPS60184141U (en) | 1984-05-14 | 1984-05-14 | Video display device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60184141U JPS60184141U (en) | 1985-12-06 |
JPH0319000Y2 true JPH0319000Y2 (en) | 1991-04-22 |
Family
ID=30606150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1984069971U Granted JPS60184141U (en) | 1984-05-14 | 1984-05-14 | Video display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60184141U (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0517707Y2 (en) * | 1986-06-09 | 1993-05-12 | ||
JPH0731577B2 (en) * | 1987-11-18 | 1995-04-10 | カシオ計算機株式会社 | Document processing device with touch input device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5014847A (en) * | 1973-06-15 | 1975-02-17 |
-
1984
- 1984-05-14 JP JP1984069971U patent/JPS60184141U/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5014847A (en) * | 1973-06-15 | 1975-02-17 |
Also Published As
Publication number | Publication date |
---|---|
JPS60184141U (en) | 1985-12-06 |
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