JPH0317899A - Semiconductor memory - Google Patents
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Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は冗長回路(リダンダンシ)をもつ半導体メモリ
に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a semiconductor memory having a redundancy circuit.
(従来の技術)
近時大容量メモリでは、製造時に欠陥があった場合、こ
れを不良品とせず、通常アクセスするメモリセル以外に
あって正常なメモリセルとおきかえる冗長セルを有する
ことにより,不良セルを救済するものがある.このため
の冗長セルは,第6図のようにメモリセルアレイ1に対
し冗長ロー(リダンダンシロー)i、冗長力ラム(リダ
ンダンシカラム)jとしてもたせる場合が多い。ここで
例えば4本のローと4本のカラムリダンダンシをもって
いるとすると,第7図(a)の実線と×印で示す不良が
あった場合、第7図(b)のように,これらの不良を含
むローカラムをリダンダンシローiとカラムjにおきか
えることにより、良品とすることができる.第8図は従
来のEPROMを示し、11はメモリセルアレイ、12
,・・・はワード線,13,・・・はビット線、14,
・・・はEPROMセル、15,・・・はY選択トラン
ジスタである.
従来は上記のようなものあるため,不良セル検出は,メ
モリを全てアドレステストすることにより、不良アドレ
スをテスタのフェイルメモリ( F ail memo
ry)におとし、テスト終了後、どのリダンダンシロー
,カラムとのむきかえをするか判断していた。(Prior art) In recent years, large-capacity memories have been designed to prevent defects from occurring during manufacturing by having redundant cells that can be replaced with normal memory cells other than memory cells that are normally accessed. There is something that can save the cell. Redundant cells for this purpose are often provided in the memory cell array 1 as redundant rows i and redundant columns j, as shown in FIG. For example, if we have 4 rows and 4 columns redundancy, if there are defects shown by the solid lines and crosses in Figure 7(a), these defects will be removed as shown in Figure 7(b). By replacing the row column containing redundant row i and column j, a good product can be obtained. FIG. 8 shows a conventional EPROM, where 11 is a memory cell array and 12 is a memory cell array.
,... are word lines, 13,... are bit lines, 14,
. . . are EPROM cells, and 15, . . . are Y selection transistors. Conventionally, as described above, defective cell detection is carried out by performing an address test on all memories, and detecting defective addresses in the tester's fail memory (Fail memo).
ry), and after the test was completed, we decided which redundancy row and column to replace with.
(発明が解決しようとする課題)
ところが,このようにすると、全アドレスをテスト終了
するまでリダンダンシによる救済が可能かどうかの判断
ができず、明らかに不良のメモリも全アドレスのテスト
が必要だった。特に書き込みに長時間を必要とするEP
ROM (紫外線消去型FROM)などのメモリでは、
テスト時間の大変な浪費であった.
このためEPROMなどの書き込みに長時間を必要とす
るメモリでは,例えばリダンダンシがローだけにある場
合、ローごとに書き込みを行なってゆき、不良があるロ
ーの数を数えてゆき,リダンダンシ口一の数よりも多く
なった時にテストを終了するといった改善方法がある.
ヒころがりダンタンシがロー,カラム両方にある場合は
、この方法を使うことができない。(Problem to be solved by the invention) However, with this method, it was not possible to judge whether or not relief by redundancy was possible until all addresses had been tested, and it was necessary to test all addresses even if the memory was clearly defective. . Especially EPs that require a long time to write.
In memories such as ROM (ultraviolet erasable FROM),
It was a huge waste of testing time. For this reason, in a memory such as an EPROM that requires a long time to write, for example, if redundancy exists only in rows, writing is performed row by row, and the number of defective rows is counted. There is an improvement method such as ending the test when the number of cases exceeds .
This method cannot be used if Hikorogari Dantanshi is present on both the row and column.
そこで本発明の目的は,EPROMなどの書き込みに長
時間を要するメモリにおいて、リダンダンシ救済の判断
をともなうダイソートテストの時間を短縮できるように
することにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to shorten the time required for a die sort test that involves determining redundancy relief in a memory such as an EPROM that requires a long time to write.
[発明の構成]
(課題を解決するための手段と作用)
本発明は、メモリセルアレイのワード線以外に複数のワ
ード線を有し、このワード線がゲート?つながるトラン
ジスタのドレインが前記メモリセルアレイのビット線に
つながるマスクROMを具備したことを特徴とする半導
体メモリである.即ち本発明は、メモリセルアレイのビ
ット線にマスクROMを設ける.前記ビット線からマス
クにより設定されたパターンに応じた出力が得られるか
否かで該ビット線の不良を判断するようにしたものであ
る。[Structure of the Invention] (Means and Effects for Solving the Problems) The present invention has a plurality of word lines in addition to the word lines of the memory cell array, and this word line is connected to the gate? The semiconductor memory is characterized in that it includes a mask ROM in which drains of connected transistors are connected to bit lines of the memory cell array. That is, in the present invention, a mask ROM is provided on the bit line of a memory cell array. The defect of the bit line is determined based on whether an output corresponding to a pattern set by a mask can be obtained from the bit line.
(.実施例)
以下図面を参照して本発明の一実施例を説明する。第1
図は同実施例の要部を示す回路図であるが、これは第8
図のものと対応させた場合の例であるから,対応個所に
は適宜同一符号を付して説明を省略し、特徴とする点の
説明を行なう。本実施例の特徴は,メモリセルアレイ1
1に付随して不良検出用のマスクR O M31を設け
た点である.このマスクROM31のメモリセルとして
のMOSトランジスタ21■−2,21■−.・・・,
21,−,2L −a−・・・は次の構成となってい
る.即ち第1行目のトランジスタ21■一.21■1,
・・・は、ビット線1本おきに?レインとのコンタクト
がとられ、第2行目のトランジスタ212−., 21
■一,,・・は、前記とは異なるビット線l本おきにド
レインとのコンタクトがとられ、マスクR O M31
の第1行目のワード線aは前記第1行目の各トランジス
タのゲートをつらねて接続し、第2行目のワード,@b
は第2行目の各トランジスタのゲートをつらねて接続し
,これら各トランジスタのソースは接地されている。な
おこのマスクR O M31では、各ロー(行)におい
てビット線1本おきにセルトランジスタが設けられた構
造になっているが、実際のICでの製造構造では、各ビ
ット線とワード線a,bの各交点付近には、全部トラン
ジスタが構威されているが、上記交点にトランジスタが
画かれていない部分はドレインとビット線とのコンタク
トがとられておらず、トランジスタが無いも同様だから
図示されていないものである.
第l図において、ワード線aが選択されると,ビット線
を左から切り換えていくとすると、このビット線の電位
は左からハイレベル,ローレベル,?イレベル,ローレ
ベル・・・どなる。これはこのワード線aにEPROM
のl O lセル,11′セル,゛0′セル,11′セ
ル・・・がつながっているのと等価で、出力は#理tQ
I , r1+ , tQT , #ll・・・となる
。ワード線bではちょうどこの逆である。(Embodiment) An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure is a circuit diagram showing the main part of the same embodiment.
Since this is an example of correspondence with the one shown in the figure, corresponding parts will be given the same reference numerals as appropriate and the explanation will be omitted, and the characteristic points will be explained. The feature of this embodiment is that the memory cell array 1
1, a mask ROM31 for defect detection is provided. MOS transistors 21■-2, 21■-. ...,
21,-,2L-a-... has the following configuration. That is, the first row transistor 21■1. 21■1,
...is every other bit line? contact is made with the second row transistors 212-. , 21
■1, . . ., contacts with the drain are made every l bit lines different from the above, and the mask ROM31
The word line a in the first row connects the gates of the transistors in the first row, and the word line a in the second row, @b
The gates of the transistors in the second row are connected together, and the sources of these transistors are grounded. Note that this mask ROM31 has a structure in which cell transistors are provided for every other bit line in each row, but in the actual IC manufacturing structure, each bit line and word line a, All transistors are arranged near each intersection of b, but in the parts where no transistor is drawn at the intersection, there is no contact between the drain and the bit line, and it is the same even if there is no transistor, so the diagram is not shown. This is something that has not been done yet. In FIG. 1, when word line a is selected, if the bit lines are switched from the left, the potential of this bit line will be high level, low level, ? from the left. Low level, low level... howl. This is an EPROM on this word line a.
This is equivalent to connecting the l O l cell, 11' cell, '0' cell, 11' cell, etc., and the output is
I, r1+, tQT, #ll... The opposite is true for word line b.
センスアンプからビット線の終端までに不良がなければ
、以上のようにマスクR O M31は正常に読むこと
ができる。ところが第2図のまん中のビット線13■の
ようにビット線が途中でグランドとショートしているよ
うな場合(図示51の個所)、ワード線bとビット線l
3■を選択すると、 データ11′が出力される。 ま
た第3図のように,ビット線13■,l3,がショート
している場合(図示52の個所),ワード線aとビット
線13■を選択すると,トランジスタ2lエー2よりビ
ット線131がグランドにショートするため、 11′
データが読まれることになる。 ビット線■3■も同様
にIl+データが読まれる。即ち前記r11,10+の
繰返しデータパターンが得られない.
さらに第4図のようにマスクROM31をセンス?ンプ
との反対側端に設ければ、 ビット線13■が途中で断
線している場合(図示53の個所),ピント線l32の
データが常に10′になる。If there is no defect from the sense amplifier to the end of the bit line, the mask ROM 31 can be read normally as described above. However, if the bit line is short-circuited to the ground midway, as shown in bit line 13■ in the middle of Figure 2 (point 51 in the figure), word line b and bit line l
If you select 3■, data 11' will be output. In addition, as shown in Figure 3, if the bit lines 13■, l3, are short-circuited (point 52 in the figure), when word line a and bit line 13■ are selected, the bit line 131 is connected to the ground by the transistor 2lA2. In order to short to 11'
The data will be read. Similarly, Il+ data is read from bit line ■3■. In other words, the repeating data pattern of r11,10+ cannot be obtained. Furthermore, do you sense the mask ROM 31 as shown in Figure 4? If it is provided at the end opposite to the amplifier, the data on the focus line 132 will always be 10' if the bit line 132 is broken in the middle (point 53 in the figure).
以上に述べたマスクROM用ワード線の選択は、例えば
第5図のように行なえばよい。ここではアドレスA2に
V。。よりも高電位( V cc + V th以上)
が供給された時にこのテスト回路が動作するようになり
, アドレスA。で2つのワード線aとbを切り換えて
いる。もちろん他にダミーパッドを設′けて切り換えコ
ントロールするような回路でも可である。The selection of the mask ROM word line described above may be performed, for example, as shown in FIG. Here, V is placed at address A2. . (V cc + V th or higher)
This test circuit starts operating when address A is supplied. The two word lines a and b are switched. Of course, a circuit in which a dummy pad is provided for switching control is also possible.
上記実施例に述べたように,本来のメモリセルアレイ以
外にマスクROMを2ワード線分をもっていれば、これ
を読み出すことにより、カラム系不良の多くを検出する
ことができる。特にEPROMではデータ ′O′(デ
ータを書き込んだ状態)が′1′になってしまうような
不良は,通常不揮発性の書き込みを行なわなければ検出
できないため、書き込みを行なわない前に不良検出でき
る本発明は有効である.
ところでリダンダンシに関して考える.本発明の回路を
用いてマスクROMを2ワード線分読み出し,不良力ラ
ムを何らかの方法で記憶する.不良力ラム数がリダンダ
ンシ力ラム数よりも多ければここでテストを終了し、救
済不可能として製品を不良とする.カラムリダンダンシ
で救済可能ならば,これをリダンダンシ力ラムに置きか
えるか、又はこのカラムをマスクすることにより、通常
のテストを行なう.このようにすることによりメモリの
テスト時間を大幅に短縮することができる。As described in the above embodiment, if the mask ROM has two word lines in addition to the original memory cell array, many column-related defects can be detected by reading this. In particular, in EPROMs, defects that cause data 'O' (data written state) to become '1' cannot usually be detected unless non-volatile writing is performed. The invention is valid. By the way, let's think about redundancy. Two word lines are read from the mask ROM using the circuit of the present invention, and the defective memory is stored in some way. If the number of defective power rams is greater than the number of redundancy power rams, the test is terminated here, and the product is determined to be defective as it cannot be repaired. If it can be rescued by column redundancy, replace it with a redundant RAM or mask this column and perform a normal test. By doing so, the memory test time can be significantly shortened.
本発明はカラム,ロー両方にリダンダンシをもつメモリ
で特に有効である.それは特に、カラム,ロー両方にリ
ダンダンシをもつ場合は試験が難しくなるから,カラム
系不良が容易に検出できることによって試験が容易化さ
れるためである。The present invention is particularly effective for memories that have redundancy in both columns and rows. This is because testing becomes difficult especially when there is redundancy in both columns and rows, so testing is facilitated by easily detecting column system defects.
[発明の効果]
以上説明した如く本発明によれば,テスト時l¥ff′
IM.縮が大幅に短縮できる等の利点を有した半導体メ
モリが提供できるものである.[Effect of the invention] As explained above, according to the present invention, l\ff'
IM. It is possible to provide a semiconductor memory that has the advantage of being able to significantly reduce compression.
?1図は本発明の一実施例を示す回路図、第2図ないし
第4図は同回路の不良検出動作を示す回路図、第5図は
同回路の一部詳細回路図、第6図,第7図はりダンダン
シをもつメモリの説明図、第8図は通常のEPROM回
路図である。
1l・・・メモリセルアレイ、13■,工32・・・ビ
ット線、3l・・マスクROM.a,b・・・マスクR
OMのワード線。? Fig. 1 is a circuit diagram showing an embodiment of the present invention, Figs. 2 to 4 are circuit diagrams showing the defect detection operation of the same circuit, Fig. 5 is a partial detailed circuit diagram of the same circuit, Fig. 6, FIG. 7 is an explanatory diagram of a memory with dundancy, and FIG. 8 is a typical EPROM circuit diagram. 1l...Memory cell array, 13■, Engineering 32...Bit line, 3l...Mask ROM. a, b...Mask R
OM word line.
Claims (4)
により構成されたメモリセルアレイのワード線以外に複
数のワード線を有し、これらを選択する手段を有し、こ
れらと、セルアレイを構成するビット線を制御すること
により、ワード線、ビット線の組み合せの選択に対応し
た、特定の出力が得られるように構成したことを特徴と
する半導体メモリ。(1) In addition to word lines of a memory cell array configured by memory cells selected by normal read operations, the memory cell array has multiple word lines, has means for selecting these, and together with these, bit lines that configure the cell array. 1. A semiconductor memory characterized in that it is configured to obtain a specific output corresponding to a selection of a combination of word lines and bit lines by controlling the combination of word lines and bit lines.
出力を得る手段として、ワード線とビット線の交点にゲ
ートがワード線、ドレインがビット線に連らなるMOS
トランジスタを、ドレインとビット線の接続により選択
的に配置したことを特徴とする請求項1に記載の半導体
メモリ。(2) As a means of obtaining a specific output corresponding to the combination of word lines and bit lines, there is a MOS whose gate is connected to the word line and drain is connected to the bit line at the intersection of the word line and bit line.
2. The semiconductor memory according to claim 1, wherein the transistors are selectively arranged by connecting drains and bit lines.
選択することによって外部に出力される信号は、物理的
にとなりあったビット線及びワード線において、互いに
相異なるものであることを特徴とする請求項1または2
に記載の半導体メモリ。(3) In each of the above word lines, the signals outputted to the outside by selecting this and each bit line are different from each other in physically adjacent bit lines and word lines. Claim 1 or 2
The semiconductor memory described in .
あることを特徴とする請求項1または2または3に記載
の半導体メモリ。(4) The semiconductor memory according to claim 1, wherein the memory cell array is an EPROM cell array.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1152948A JPH0317899A (en) | 1989-06-15 | 1989-06-15 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1152948A JPH0317899A (en) | 1989-06-15 | 1989-06-15 | Semiconductor memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0317899A true JPH0317899A (en) | 1991-01-25 |
Family
ID=15551661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1152948A Pending JPH0317899A (en) | 1989-06-15 | 1989-06-15 | Semiconductor memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0317899A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0629364A (en) * | 1992-03-24 | 1994-02-04 | Toshiba Corp | Semiconductor device and testing method therefor |
US7759975B2 (en) | 1999-12-15 | 2010-07-20 | Hitachi, Ltd. | Interface device and information processing system |
-
1989
- 1989-06-15 JP JP1152948A patent/JPH0317899A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0629364A (en) * | 1992-03-24 | 1994-02-04 | Toshiba Corp | Semiconductor device and testing method therefor |
US7759975B2 (en) | 1999-12-15 | 2010-07-20 | Hitachi, Ltd. | Interface device and information processing system |
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