JPH03165523A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置特に超高速バイポーラトランジス
タの製法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing semiconductor devices, particularly ultrahigh-speed bipolar transistors.
〔発明の概要］
本発明は、ベース取出し電極及びエミッタ取出し電極を
多結晶半導体膜で形成してなる半導体装置の製法におい
て、
半導体基体上に形成したベース取出し用の半導体膜をイ
オン注入により非晶質化した後固相成長し、次いで活性
領域に対応する上記半導体膜及び上記基体表面のイオン
注入部を選択的に除去し、活性領域にベース領域及びエ
ミッタ領域を形成することにより、ベース抵抗の低抵抗
化を図り且つ高信顛性のある超高速半導体装置の製造を
可能にしたものである。[Summary of the Invention] The present invention provides a method for manufacturing a semiconductor device in which a base extraction electrode and an emitter extraction electrode are formed of a polycrystalline semiconductor film, in which a base extraction semiconductor film formed on a semiconductor substrate is amorphous by ion implantation. After solid-phase growth, the semiconductor film corresponding to the active region and the ion-implanted portion on the surface of the substrate are selectively removed to form a base region and an emitter region in the active region, thereby increasing the base resistance. This makes it possible to manufacture ultra-high-speed semiconductor devices with low resistance and high reliability.
従来、バイポーラトランジスタにおいて、ベース取出し
電極及びエミッタ取出し電極を多結晶シリコン膜で形成
し、エミッタ取出し用の多結晶シリコン膜からの不純物
拡散でセルファライン的にベース領域及びエミッタ領域
を形成して成る超高速バイポーラトランジスタが提案さ
れている。Conventionally, in a bipolar transistor, a base region and an emitter region are formed in a self-aligned manner by forming a base extraction electrode and an emitter extraction electrode using a polycrystalline silicon film, and by diffusing impurities from the polycrystalline silicon film for emitter extraction. High speed bipolar transistors have been proposed.
第４図は、この超高速バイポーラトランジスタの製法例
を示す。第４図Ａに示すように第１導電形例えばｐ形の
シリコン基板（１）の−主面に第２導電形即ちｎ形のコ
レクタ埋込み領域（２）及びｐ形チャンネルストリップ
領域（３）を形成した後、ｎ形のエピタキシャル層（４
）を成長する。コレクタ埋込み領域（２）に達する高濃
度のｎ形コレクタ取出し領域（５）を形成し、このコレ
クタ取出し領域（５）及び爾後ベース領域、エミッタ領
域を形成するべき領域（４八）を除いて選択酸化による
フィールド絶縁膜（６）を形成する。次いで全面に薄い
ＳｉＯ□膜（７）を形成し、領域（４Ａ）に対応する部
分を開口した後、ＣＶＤ（化学気相成長）によりベース
取出し電極となる第１の多結晶シリコン膜（８）を形成
し、この多結晶シリコン膜（８）にｐ形不純物のボロン
をドープする。FIG. 4 shows an example of a method for manufacturing this ultra-high speed bipolar transistor. As shown in FIG. 4A, a collector buried region (2) of a second conductivity type, that is, an n-type, and a p-type channel strip region (3) are formed on the main surface of a silicon substrate (1) of a first conductivity type, for example, a p-type. After forming, an n-type epitaxial layer (4
) to grow. A high concentration n-type collector extraction region (5) reaching the collector buried region (2) is formed, and the regions (48) in which this collector extraction region (5) and the base region and emitter region are to be formed are selected. A field insulating film (6) is formed by oxidation. Next, a thin SiO□ film (7) is formed on the entire surface, and after opening a portion corresponding to the region (4A), a first polycrystalline silicon film (8) that will become a base extraction electrode is formed by CVD (chemical vapor deposition). This polycrystalline silicon film (8) is doped with boron as a p-type impurity.
しかる後第１のレジストマスク（９）を介してこのＰ。This P is then applied through the first resist mask (9).
多結晶シリコン膜（８）をパターニングする。Pattern the polycrystalline silicon film (8).
次に、第４図Ｂに示すようにパターニングしたｐ゛多結
晶シリコンＩｌ！ （８）を含む全面にＣＶＤ法により
ＳｉＯ□膜（１０）を被着形成した後、第２のレジスト
マスク（１１）を形成する。そして、このレジストマス
ク（１１）を介して真性ベース領域及びエミッタ領域を
形成すべき活性領域に対応する部分のＳｉＯ□膜（１０
）及びｐ゛多多結晶シリコ脱膜８）を選択的にエツチン
グ除去し、開口（１３）を形成すると共に、Ｐ゛多多結
晶シリコ脱膜８）からなるベース取出し電極（１２）を
形成する。Next, the polycrystalline silicon Il! is patterned as shown in FIG. 4B. After a SiO□ film (10) is deposited on the entire surface including (8) by the CVD method, a second resist mask (11) is formed. Then, through this resist mask (11), a portion of the SiO□ film (10
) and P'polycrystalline silicon removed film 8) are selectively etched away to form an opening (13) and a base extraction electrode (12) made of P'polycrystalline silicon removed film 8).
次に、第４図Ｃに示すように、この開口（１３）を通−
じてｐ形不純物のボロンをイオン注入し領域（４八）の
面に爾後形成する外部ベース領域と真性ベース領域とを
接続するためのリンクベース領域（１４）を形成する。Next, as shown in FIG. 4C, the opening (13) is
Next, p-type impurity boron is ion-implanted to form a link base region (14) on the surface of the region (48) for connecting the external base region to be formed later and the intrinsic base region.
次いでＳｉＯ□膜をＣＶＤ法により被着形成した後、９
００°Ｃ程度の熱処理でＣＶＤ５ｉＯ□膜をデンシファ
イ（緻密化）する。このときの熱処理でＰ゛多多結晶シ
リコ脱膜ベース取出し電極（１２）からのボロン拡散で
一部外部ベース領域（１６）が形成される。その後、エ
ッチバックして開口（１３）に臨むベース取出し電極（
１２）の内壁にＳｉｎｇによるサイドウオール（１５）
を形成する。Next, after depositing a SiO□ film by CVD method, 9
The CVD5iO□ film is densified by heat treatment at about 00°C. During this heat treatment, a part of the external base region (16) is formed by boron diffusion from the P polycrystalline silicon film removed base extraction electrode (12). After that, it is etched back and the base extraction electrode (
Sidewall by Sing on the inner wall of 12) (15)
form.
次に、第４図りに示すようにサイドウオール（１５）で
規制された開口（１７）に第２の多結晶シリコン膜（１
８）をＣＶＤ法により形成し、多結晶シリコン膜（１８
）にｐ形不純物（例えばＢ又はＢＦｚ）をイオン注入し
アニールして活性領域にＰ形真性ベース領域（１９）を
形成し、続いてｎ形不純物（例えばヒ素）をイオン注入
しアニールしてｎ形エミッタ領域（２０）を形成する。Next, as shown in the fourth diagram, a second polycrystalline silicon film (1
8) is formed by the CVD method, and a polycrystalline silicon film (18
) is ion-implanted with a p-type impurity (e.g. B or BFz) and annealed to form a p-type intrinsic base region (19) in the active region, and then an n-type impurity (e.g. arsenic) is ion-implanted and annealed to form a p-type intrinsic base region (19) in the active region. A shaped emitter region (20) is formed.
或は多結晶シリコン膜（１８）にＰ形不純物及びｎ形不
純物をイオン注入した後、同時にアニールしてｐ形真性
ベース領域（１９）及びｎ形エミッタ領域（２０）を形
成する。このベース及びエミッタ形成時のアニール処理
で同時にｐ゛゛結晶シリコンのベース取出し電極（１２
）からのボロン拡散で最終的に外部ベース領域（１６）
が形成される。なお、真性ベース領域（１９）はリンク
ベース領域（１４）より不純物濃度は大きい。しかる後
、コンタクトホールを形成し、メタル（例えばＡＩりに
よるベース電極（２１）、コレクタ電極（２２）及びエ
ミッタ電極（２３）を形成する。この様にして超高速バ
イポーラトランジスタ（２４）が構成される。Alternatively, after ion-implanting P-type impurities and n-type impurities into the polycrystalline silicon film (18), annealing is performed simultaneously to form a p-type intrinsic base region (19) and an n-type emitter region (20). During this annealing process when forming the base and emitter, the base extraction electrode (12
) and finally the external base region (16)
is formed. Note that the impurity concentration of the intrinsic base region (19) is higher than that of the link base region (14). After that, a contact hole is formed, and a base electrode (21), a collector electrode (22), and an emitter electrode (23) are formed using metal (for example, AI).In this way, an ultrahigh-speed bipolar transistor (24) is constructed. Ru.
〔発明が解決しようとする課題］
ところで、上述のバイポーラトランジスタ（２４）では
その高速化のために、ベース抵抗Ｒ１を低下させる事が
望ましく、従って、その為にはベース取出し電極（１２
）を構成するＰ゛多多結晶シリコ脱膜８）のシート抵抗
ρ、が低い程良いことになる。ベース取出し電極（１２
）のシート抵抗ρ、を低減する方法として第４図Ｂの工
程で多結晶シリコン膜（８）をパターニングした後、多
結晶シリコン膜（８）中にシリコン（Ｓｉ”）をイオン
注入して非晶質化し、低温アニールで固相成長（いわゆ
るグレイン成長）させてシート抵抗ρ３を低減させる方
法がある。[Problems to be Solved by the Invention] By the way, in order to increase the speed of the above-mentioned bipolar transistor (24), it is desirable to lower the base resistance R1.
The lower the sheet resistance ρ of the polycrystalline silicon film 8) constituting the film, the better. Base extraction electrode (12
), after patterning the polycrystalline silicon film (8) in the process shown in Figure 4B, silicon (Si'') is ion-implanted into the polycrystalline silicon film (8) to reduce the sheet resistance ρ. There is a method of reducing the sheet resistance ρ3 by crystallizing and performing solid phase growth (so-called grain growth) by low-temperature annealing.
この方法では、第５図に示すように多結晶シリコン膜（
８）と単結晶シリコン領域（４Ａ）との界面付近にＲ，
（濃度ピーク位置）がくる条件でＳｔ”をイオン注入す
るのが効果的であるが、このとき、領域（４Ａ）中へも
Ｓｉ”がイオン注入され、引き続き行うアニール処理で
領域（４Ａ）に残留欠陥が発生するという問題があった
。残留欠陥があると、その後のベース、エミッタ拡散で
の不純物異常拡散が生じ、ベース幅の不均一に基づく電
流増幅率ｈｒえのバラツキ、及び周波数特性ｆ７のバラ
ツキ、更にはエミッタ領域が局部的にベース領域を突抜
けてコレクタ領域に達しリーク電流が増大する等トラン
ジスタ特性に影響し、超高速パイポーラトランジス夕の
信頼性の低下、製造歩留の低下につながるものであった
。In this method, a polycrystalline silicon film (
8) and the single crystal silicon region (4A) near the interface,
It is effective to ion-implant St'' under the condition that the concentration peak position is reached, but at this time, Si'' is also ion-implanted into the region (4A), and in the subsequent annealing process, the Si" is ion-implanted into the region (4A). There was a problem that residual defects occurred. If there are residual defects, abnormal impurity diffusion will occur in the subsequent base and emitter diffusion, which will cause variations in the current amplification factor hr due to non-uniformity of the base width, variations in the frequency characteristic f7, and even localization of the emitter region. The leakage current that penetrates through the base region and reaches the collector region affects transistor characteristics, such as increasing leakage current, leading to a decrease in the reliability of ultrahigh-speed bipolar transistors and a decrease in manufacturing yield.
本発明は、上述の点に鑑み、残留欠陥による悪影響を回
避し、且つベース抵抗の低抵抗化を可能にした半導体装
置即ち超高速バイポーラトランジスタの製法を提供する
ものである。In view of the above-mentioned points, the present invention provides a method for manufacturing a semiconductor device, that is, an ultrahigh-speed bipolar transistor, which avoids the adverse effects of residual defects and makes it possible to reduce the base resistance.
本発明は、半導体基体（１）上に形成したベース取出し
電極用の半導体膜（８）をイオン注入により非晶質化し
た後、アニール処理して固相成長し、次に活性領域に対
応する半導体膜（８）及び基体表面のイオン注入部を選
択的に除去し、活性領域にベース領域（１９）及びエミ
ッタ領域（２０）を形成する。In the present invention, a semiconductor film (8) for a base lead-out electrode formed on a semiconductor substrate (1) is made amorphous by ion implantation, and then subjected to an annealing treatment to grow in a solid phase. The semiconductor film (8) and the ion implanted portion on the surface of the substrate are selectively removed to form a base region (19) and an emitter region (20) in the active region.
非晶質化するためのイオン注入物質としては、シリコン
半導体膜（８）の場合、Ｓｉ、 Ｇｅ等の中性元素を用
いることができる。In the case of a silicon semiconductor film (8), a neutral element such as Si or Ge can be used as the ion implantation substance for making it amorphous.
ベース取出し電極用の半導体膜（８）にイオン注入して
半導体膜（８）特にその半導体基板（１）の界面近傍を
非晶質化した後、アニール処理して固相成長することに
より、半導体膜（８）の多結晶のグレインサイズが大き
くなり、半導体膜（８）によるベース取出し電極のシー
ト抵抗ρ、が低下し、結果としてベース抵抗Ｒ１を低下
させることができる。そして、固相成長後に、活性領域
に対応する半導体膜（８）と共にその下の基体表面のイ
オン注入部（即ち欠陥部）を選択的に除去してその活性
領域にベース領域（１９）及びエミッタ領域（２０）を
形成するので、活性領域における残留欠陥の発生が防止
される。従って残留欠陥による不純物異常拡散が防止さ
れ、リーク電流の発生、電流増幅率ｈＦＥｓ周波数特性
ｆ７のバラツキ等の半導体装置への悪影響が回避され、
半導体装置の製造歩留りの向上及び信頼性の向上が図れ
る。After ion implantation into the semiconductor film (8) for the base lead-out electrode to make the semiconductor film (8), especially near the interface with the semiconductor substrate (1), amorphous, the semiconductor film (8) is annealed and grown in a solid phase. The grain size of the polycrystalline film (8) increases, the sheet resistance ρ of the base lead-out electrode formed by the semiconductor film (8) decreases, and as a result, the base resistance R1 can be decreased. After the solid-phase growth, the semiconductor film (8) corresponding to the active region and the ion-implanted part (i.e., the defective part) on the substrate surface underneath are selectively removed, and the base region (19) and emitter are formed in the active region. Since the region (20) is formed, the generation of residual defects in the active region is prevented. Therefore, abnormal diffusion of impurities due to residual defects is prevented, and adverse effects on the semiconductor device such as occurrence of leakage current and variation in the current amplification factor hFEs frequency characteristic f7 are avoided.
The manufacturing yield and reliability of semiconductor devices can be improved.
以下、図面を参照して本発明による超高速バイポーラト
ランジスタの製法の実施例を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of a method for manufacturing an ultrahigh-speed bipolar transistor according to the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示し、第４図と対応する部
分には同一符号を付して重複説明を省略する。本例にお
いては、第１図Ａに示すようにｐ形のシリコン基板（１
）にｎ形埋込み領域（２）、ｐ形チャンネルストップ領
域（３）、ｎ形コレクタ取出し領域（５）、フィールド
絶縁膜（６）で分離されたエピタキシャル層による領域
（４Ａ）を形成し、さらに表面に形成した薄い５ｉ０２
膜（７）の領域（４Ａ）に対応した部分を開口した後、
ベース取出し電極となる第１の多結晶シリコン膜（８）
をＣＶＤ法で形成する。そして、この多結晶シリコン膜
（８）に例えばシリコンイオン（Ｓｉ”）（３１）をそ
のＲＰ（ｉ１１度ピーク位置）が多結晶シリコン膜（８
）と単結晶シリコンの領域（４Ａ）との界面近傍に来る
ようにイオン注入しく例えばドーズ量〜１０ ” ｃｔ
ａ−”程度）、界面近傍を非晶質化する。FIG. 1 shows an embodiment of the present invention, and parts corresponding to those in FIG. 4 are designated by the same reference numerals and redundant explanation will be omitted. In this example, a p-type silicon substrate (1
), an n-type buried region (2), a p-type channel stop region (3), an n-type collector extraction region (5), and an epitaxial layer region (4A) separated by a field insulating film (6) are formed. Thin 5i02 formed on the surface
After opening a portion of the membrane (7) corresponding to the region (4A),
First polycrystalline silicon film (8) serving as base extraction electrode
is formed by CVD method. For example, silicon ions (Si") (31) are applied to this polycrystalline silicon film (8) so that its RP (i11 degree peak position) is
) and the single-crystal silicon region (4A), for example, at a dose of ~10" ct.
a-” degree), the vicinity of the interface becomes amorphous.
またこの多結晶シリコン膜（８）にｐ形不純物例えばボ
ロン（３２）をそのＲ２が多結晶シリコン膜（８）の膜
厚の１／２〜２／３程度の深さになるようにイオン注入
する。In addition, p-type impurity such as boron (32) is ion-implanted into this polycrystalline silicon film (8) so that its R2 is approximately 1/2 to 2/3 of the thickness of the polycrystalline silicon film (8). do.
次に、第１図Ｂに示すようにｐ゛多結晶シリコン膜（８
）を第１のレジストマスク（図示せず）を介してパター
ニングした後、７００°Ｃ以下、１〜２０時間例えば６
００°Ｃ１５〜６時間の低温アニール処理を施して領域
（４Ａ）のシリコンを種としてＰ゛多結晶シリコン膜（
８）を固相成長する。この固相成長でｐ１多結晶シリコ
ン膜（８）のグレインサイズが大きくなりシート抵抗ρ
、が低下する。Next, as shown in FIG. 1B, a polycrystalline silicon film (8
) through a first resist mask (not shown), and then heated at 700°C or less for 1 to 20 hours, e.g.
A low-temperature annealing process was performed at 00°C for 15 to 6 hours to form a polycrystalline silicon film (P) using the silicon in region (4A) as a seed.
8) by solid phase growth. This solid phase growth increases the grain size of the p1 polycrystalline silicon film (8), and the sheet resistance ρ
, decreases.
次に、第１図Ｃに示すように多結晶シリコン膜（８）上
を含む全面に絶縁膜例えばＣＶＤによるＳｉＯ□膜（１
０）を被着形成した後に、第２のレジストマスク（１１
）を形成する。Next, as shown in FIG. 1C, an insulating film, for example, a SiO□ film (1
0), a second resist mask (11
) to form.
次に第１図りに示すように第２のレジストマスク（１１
）を介してベース領域及びエミッタ領域が形成されるべ
き活性領域に対応する部分のＳｉＯ□膜（１０）及びＰ
°多結晶シリコン膜（８）を例えばｔＥ（反応性イオン
エツチング）を用いて選択的にエツチング除去すると共
に、さらにその直下の領域（４Ａ）表面のイオン注入部
即ち非晶質化のためのＳｉ’（３１）をイオン注入した
ときに生じたイオン注入欠陥部を同時にエツチング除去
する。ここで、多結晶シリコンＢ’Ｊ、 （８）の膜厚
が例えば１５００人程度０場合には６０ ＫｅＶのエネ
ルギーでＳｔ’（３１）がイオン注入されるので領域（
４Ａ）表面のエツチングは８００人程０でよい。又、多
結晶シリコン膜（８）の膜厚が例えば１０００人程度０
場合には、４０ ＫｅＶのエネルギーでＳｉ”（３１）
がイオン注入されるので、領域（４Ａ）表面のエツチン
グは５００人程０でよい。この選択エツチングによりＰ
゛多多結晶シリコ成膜８）からなるベース取出し電極（
１２）が形成される。Next, as shown in the first diagram, a second resist mask (11
) and a portion of the SiO□ film (10) corresponding to the active region where the base region and emitter region are to be formed
° The polycrystalline silicon film (8) is selectively etched away using, for example, tE (reactive ion etching), and the ion-implanted portion of the surface of the region (4A) directly below it, that is, the Si for amorphization, is removed. At the same time, the ion implantation defects created when ion implantation of (31) was performed are etched away. Here, if the film thickness of polycrystalline silicon B'J, (8) is about 1500, for example, St' (31) is ion-implanted with an energy of 60 KeV, so that the region (
4A) Etching of the surface requires about 800 people. Further, the thickness of the polycrystalline silicon film (8) is, for example, about 1000.
In this case, Si” (31) at an energy of 40 KeV
Since ions are implanted, the etching of the surface of region (4A) may be approximately 500 times zero. By this selective etching, P
Base extraction electrode (made of polycrystalline silicon film 8)
12) is formed.
次に、第１図Ｅに示すように、開口（１３）を通じてｐ
形不純物例えばボロンをイオン注入し、領域（４八）の
面に外部ベース領域と真性ベース領域とを接続するため
のｐ形すンクベース領域（１４）を形成する。次いで、
サイドウオール形成用として全面にＣＶＤ法によりＳｉ
Ｏ□膜を被着形成したのち、例えば９００°Ｃ程度の熱
処理でデンシファイ（緻密化）を行う。この熱処理時に
ｐ゛゛結晶シリコンのベース取出し電極（１２）からの
ボロン拡散で、一部外部ベース領域（１６）が形成され
る。しかる後、ＲＩＥを行って開口（１３）に臨む内壁
面にＳｉＯ□のサイドウオール（１５）を形成する。Next, as shown in FIG. 1E, p
A type impurity such as boron is ion-implanted to form a p-type base region (14) on the surface of the region (48) for connecting the external base region and the intrinsic base region. Then,
Si is deposited on the entire surface by CVD method for forming sidewalls.
After the O□ film is deposited and formed, densification is performed, for example, by heat treatment at about 900°C. During this heat treatment, a part of the external base region (16) is formed by boron diffusion from the base extraction electrode (12) of the p-crystalline silicon. Thereafter, RIE is performed to form a sidewall (15) of SiO□ on the inner wall surface facing the opening (13).
次に、第１図Ｆに示すように、サイドウオール（１５）
で規制され・た開口（１７）にＣＶＤにより最終的に一
エミッタ取出し電極となる多結晶シリコン膜（１８）を
形成し、この多結晶シリコン膜（１８）にｐ形不純物例
えばボロンをイオン注入し８００°Ｃ〜９００°Ｃのア
ニールを行いボロンを拡散してベース領域（１９）を形
成し、続いて多結晶シリコン膜（１８）にｎｍｌ不純物
例えばヒ素をイオン注入し１．８００°Ｃ〜１０００℃
のアニールを行いヒ素を拡散してエミッタ領域（２０）
を形成する。このベース、エミッタ形成のアニール処理
で同時にベース取出し電極（１２）からボロンが拡散さ
れ、最終的な外部ベース領域（１６）が形成される。し
かる後、コンタクトホールを形成し、メタルによるベー
ス電極（２１）、コレクタ電極（２２）及びエミッタ電
極（２３）を形成する。Next, as shown in Figure 1F, the side wall (15)
A polycrystalline silicon film (18) that will eventually become one emitter extraction electrode is formed by CVD in the regulated opening (17), and a p-type impurity such as boron is ion-implanted into this polycrystalline silicon film (18). Annealing is performed at 800°C to 900°C and boron is diffused to form a base region (19), followed by ion implantation of nanometer impurities such as arsenic into the polycrystalline silicon film (18) at 1.800°C to 1000°C. ℃
Annealing is performed to diffuse arsenic and form the emitter region (20).
form. During this annealing process for forming the base and emitter, boron is simultaneously diffused from the base extraction electrode (12), forming the final external base region (16). After that, a contact hole is formed, and a base electrode (21), a collector electrode (22), and an emitter electrode (23) made of metal are formed.
なお、ベース取出し電極（１２）を構成するｐ゛多多結
晶シリコ脱膜８）の抵抗をさらに下げるために多結晶シ
リコン膜（８）の固相成長の後、例えばサイドウオール
（１５）を形成した後に、例えば赤外ランプ光線等によ
る高温短時間（１０５０°Ｃ〜１１５０°Ｃ１数秒間）
のアニールを施して多結晶シリコン膜（８）中のボロン
の活性化率を上げるようになす。この様にして目的の超
高速バイポーラトランジスタ（３３）を得る。In addition, in order to further lower the resistance of the polycrystalline silicon film 8) constituting the base extraction electrode (12), for example, a sidewall (15) was formed after the solid phase growth of the polycrystalline silicon film (8). Afterwards, for a short period of time (1050°C to 1150°C for a few seconds) using an infrared lamp, etc.
Annealing is performed to increase the activation rate of boron in the polycrystalline silicon film (8). In this way, the desired ultra-high speed bipolar transistor (33) is obtained.
上述の製法によれば、ベース取出し電極（１２）となる
Ｐ゛多多結晶シリコ成膜８）にシリコン（Ｓｉ”） （
３１）をイオン注入して領域（１４Ａ）との界面近傍を
非晶質化して後、低温アニールで固相成長することによ
り、ｐ゛多多結晶シリコ脱膜８）のグレインサイズを大
きくし、シート抵抗ρ、の小さいベース取出し電極（１
２）を形成することができ、その結果、ベース抵抗Ｒ，
を低減できる。このベース取出し電極（１２）は膜厚１
０００人程度０薄くしてもシート抵抗ρ、が小さいので
、ベース取出し電極（１２）及びＳｉｎ、膜（ｌＯ）と
の合計の厚さが薄くなり、このためエミッタコンタクト
部での段差が小さくできエミッタ電極（１７） （１８
）の段切れも回避できる。According to the above-mentioned manufacturing method, silicon (Si") (
31) is ion-implanted to make the vicinity of the interface with the region (14A) amorphous, and then solid phase growth is performed by low-temperature annealing to increase the grain size of the polycrystalline silicon film 8) and form a sheet. Base extraction electrode with small resistance ρ (1
2), so that the base resistance R,
can be reduced. This base extraction electrode (12) has a film thickness of 1
Even if it is made thinner by about 000 people, the sheet resistance ρ is small, so the total thickness of the base lead-out electrode (12) and the Sin film (lO) becomes thinner, which makes it possible to reduce the step difference at the emitter contact part. Emitter electrode (17) (18
) can also be avoided.
一方策１図りの工程で第２のレジストマスク（１１）を
介してＲＩＥにより活性領域に対応する部分のＳｉ０ｇ
膜（１０）及び多結晶シリコン膜（８）を選択的にエツ
チング除去するときに、同時に領域（４Ａ）表面のイオ
ン注入欠陥部をもエツチング除去するので、活性領域表
面には残留欠陥が存在しなくなる。On the other hand, in the process of plan 1, Si0g of the portion corresponding to the active region is removed by RIE through the second resist mask (11).
When the film (10) and the polycrystalline silicon film (8) are selectively etched away, the ion-implanted defect portion on the surface of the region (4A) is also etched away at the same time, so that there are no residual defects on the surface of the active region. It disappears.
従って、その後、同一の多結晶シリコン膜（１８）から
の不純物拡散でベース領域（１９）及びエミッタ領域（
２０）を形成する際に、不純物の異常拡散はなく、この
ためエミッタが局部的にベースを突抜けてコレクタに短
絡したり、ベース幅がばらついたりすることがなく、リ
ーク電流の発生、電流増幅率ｈＦ６周波数特性ｒア等の
バラツキもなくなる。Therefore, after that, the base region (19) and the emitter region (
20), there is no abnormal diffusion of impurities, so there is no possibility that the emitter locally penetrates the base and short-circuits to the collector, or that the base width varies, causing leakage current and current amplification. Variations in the rate hF6 frequency characteristic rA, etc. are also eliminated.
また、多結晶シリコン膜（８）の固相成長後に、高温短
時間アニールによって多結晶シリコン膜（８）中のボロ
ンの活性化率を向上することにより、さらに多結晶シリ
コン膜（８）のシート抵抗ρ、を低減することができる
。In addition, after solid-phase growth of the polycrystalline silicon film (8), the activation rate of boron in the polycrystalline silicon film (8) is improved by high-temperature short-time annealing, thereby further forming a sheet of the polycrystalline silicon film (8). The resistance ρ can be reduced.
このように本例ではベース取出し電極（１２）の低抵抗
化によるベース抵抗Ｒ６の低減と、残留欠陥及びそれに
基因する不純物異常拡散の発生防止とを両立させること
ができる。従って、より高速化された超高速バイポーラ
トランジスタを高信鯨性をもって、且つ歩留りよく製造
することが可能となる。In this way, in this example, it is possible to reduce the base resistance R6 by lowering the resistance of the base lead-out electrode (12), and to prevent the occurrence of residual defects and abnormal impurity diffusion caused by them. Therefore, it becomes possible to manufacture ultra-high speed bipolar transistors with high reliability and high yield.
次に、超高速バイポーラトランジスタにおいて、ベース
抵抗Ｒ１を低下させる他の方法として、ベース取出し電
極を前述のｐ゛多結晶シリコン膜に代え多結晶シリコン
とシリサイドからなる所謂ポリサイド構造で形成する方
法が考えられる。シリサイド材料としては種々あるが、
高速旧−ＣＭＯ５への適用を考慮するとＭＯＳトランジ
スタのゲート材料として実績のあるタングステンシリサ
イド（ＷＳｉｘ）がプロセス互換性等の点から有利であ
る。Next, as another method for lowering the base resistance R1 in ultra-high-speed bipolar transistors, a method has been considered in which the base lead-out electrode is formed with a so-called polycide structure made of polycrystalline silicon and silicide instead of the aforementioned polycrystalline silicon film. It will be done. There are various silicide materials, but
Considering application to high-speed old-CMO5, tungsten silicide (WSix), which has a proven track record as a gate material for MOS transistors, is advantageous in terms of process compatibility and the like.
しかしながら、ＷＳｉｘ膜 ｐ ’多結晶シリコン構造
においては多結晶シリコン中のボロンが速やかにＷＳｉ
ｘ中に拡散するため、前述のｐ゛多結晶シリコン膜（８
）を単純にＷＳｉｘ膜 ｐ ”多結晶シリコン構造に変
更した場合、次のような問題点が生ずる。即ち、ＷＳｉ
ｘ膜 Ｐ ”多結晶シリコン構造のポリサイド膜を形成
した後、そのＰ゛多結晶シリコン膜からのボロン拡散で
シリコン領域にｐ゛外部ベース領域を形成するとき、Ｗ
Ｓｉｘ膜中へのボロヒン拡散でＰ。However, in the WSix film p' polycrystalline silicon structure, boron in the polycrystalline silicon quickly
The above-mentioned p polycrystalline silicon film (8
) is simply changed to a WSix film p'' polycrystalline silicon structure, the following problems arise.
x film P" After forming a polycide film with a polycrystalline silicon structure, when forming a p" external base region in the silicon region by boron diffusion from the P" polycrystalline silicon film, W
P by borohine diffusion into the Six film.
多結晶シリコン膜中のボロン濃度が低下し、Ｐ゛多結晶
シリコン膜からシリコン領域中へのボロン拡散が抑制さ
れる。このため外部ベース領域中のポロン濃度が低下し
てＰ゛多結晶シリコン膜のシート抵抗ρ、の増大、ｐ゛
多結晶シリコン膜と外部ベース領域のコンタクト抵抗の
増大でベース抵抗Ｒｓが増大してしまう。The boron concentration in the polycrystalline silicon film is reduced, and boron diffusion from the P polycrystalline silicon film into the silicon region is suppressed. As a result, the poron concentration in the external base region decreases, and the sheet resistance ρ of the polycrystalline silicon film increases, and the base resistance Rs increases due to an increase in the contact resistance between the polycrystalline silicon film and the external base region. Put it away.
第２図は、この点を改善したポリサイドのベース取出し
電極構造を有する超高速バイポーラトランジスタの製法
例を示す。但し、同図はベース取出し電極、外部ベース
領域、真性ベース領域及びエミッタ領域の構成部分のみ
を示し、他の構成部は第１図と同様であるので省略する
。FIG. 2 shows an example of a method for manufacturing an ultrahigh-speed bipolar transistor having a polycide base lead-out electrode structure that improves this point. However, this figure shows only the constituent parts of the base lead-out electrode, external base region, intrinsic base region, and emitter region, and the other constituent parts are the same as those in FIG. 1 and are therefore omitted.
本例においては、第２図Ａに示すように、シリコン基板
即ちｎ形エピタキシャル層による領域（４＾）上に多結
晶シリコン膜（４１）を被着形成し、Ｐ形不純物例えば
ボロン（４２）をイオン注入した後、第２図Ｂに示すよ
うにアニール処理してＰ°多結晶シリコン膜（４１）中
のボロンを拡散させて外部ベース領域となるＰ゛拡散層
（４６）を形成する。In this example, as shown in FIG. 2A, a polycrystalline silicon film (41) is deposited on a silicon substrate, that is, a region (4^) formed by an n-type epitaxial layer, and a P-type impurity such as boron (42) is deposited. After ion implantation, as shown in FIG. 2B, annealing is performed to diffuse boron in the P° polycrystalline silicon film (41) to form a P′ diffusion layer (46) which will become an external base region.
その後、第２図Ｃに示すように、ｐ゛多結晶シリコン膜
（４１）上にＣＶＤ法によってＷＳｉｘ膜（４３）及び
Ｓｉ０ｇ膜（４４）を順次被着形成し、レジストマスク
（図示せず）を介して活性領域即ちベース領域及びエミ
ッタ領域を形成すべき部分の５ｉ０１膜（４４）、ＷＳ
ｉｘ膜（４３）、ｐ゛多結晶シリコン膜（４１）及びｐ
。Thereafter, as shown in FIG. 2C, a WSix film (43) and a SiOg film (44) are sequentially deposited on the P polycrystalline silicon film (41) by CVD, and a resist mask (not shown) is used. The 5i01 film (44) in the part where the active region, that is, the base region and the emitter region are to be formed, and the WS
ix film (43), p polycrystalline silicon film (41) and p
.
拡散層（４６）をＲＩＥ法により選択的にエツチング除
去して開口（４５）を形成する。このエツチングでＰ゛
多結晶シリコン膜（４１）及び−Ｓｉｘ膜（４３）の２
Ｎ構造によるベース取出し電極（１２）とｐ゛拡散層（
４６）による外部ベース領域（１６）が最終的に形成さ
れる。The diffusion layer (46) is selectively etched away by RIE to form an opening (45). By this etching, two parts of the P polycrystalline silicon film (41) and the -Six film (43) are etched.
Base extraction electrode (12) with N structure and P diffusion layer (
An external base region (16) according to 46) is finally formed.
次に、開口（４５）を通してボロンをイオン注入にＰ形
のリンクベース領域（１４）を形成した後、開口（４５
）の内側壁にＳｉＯ□によるサイドウオール（１５）を
形成し、さらにサイドウオール（１５）をで規制された
開口（１７）を含んで多結晶シリコン膜（１８）を形成
する。この多結晶シリコン膜（１８）に例えばボロンを
イオン注入し、アニールしてそのボロン拡散でｐ形の真
性ベース領域（１９）を形成し、続いて多結晶シリコン
１１９（１８）に例えばヒ素をイオン注入し、アニール
してそのヒ素拡散でｎ形のエミッタ領域（２０）を形成
し、第２図りに示す超高速バイポーラトランジスタ（４
７）を得る。Next, boron is ion-implanted through the opening (45) to form a P-type link base region (14).
) A sidewall (15) of SiO□ is formed on the inner wall of the polycrystalline silicon film (18), and a polycrystalline silicon film (18) is further formed in the sidewall (15) including an opening (17) regulated by the sidewall (15). Boron ions, for example, are ion-implanted into this polycrystalline silicon film (18), annealed and the boron diffused to form a p-type intrinsic base region (19), and then, for example, arsenic is ion-implanted into the polycrystalline silicon film 119 (18). The n-type emitter region (20) is formed by implanting and annealing the arsenic, and the ultra-high speed bipolar transistor (4) shown in the second figure is formed.
7) is obtained.
この製法によれば、予めｐ゛多結晶シリコン膜（４１）
からｎ影領域（４Ａ）中にボロンを拡散して外部ベース
領域となるｐ゛拡散層（４６）を形成した後、ｐ゛多結
晶シリコン膜（４１）上に−Ｓｉｘ膜（４３）を形成す
るので、ＷＳｉｘ膜（４３）の影響を受けずにｐ゛多結
晶シリコン膜（４１）からの十分なボロン拡散で高濃度
の外部ベース領域用のｐ゛拡散層（４６）が形成される
。即ち、従来のような−Ｓｉｘ膜の吸取り効果によるｐ
゛多結晶シリコン膜（４１）からのボロン拡散の抑制が
防止される。また、開口（４５）を形成するための５ｒ
Ｏｔ膜（４４）、ＷＳｉｘ膜（４３）及びｐ′″多結晶
シリコン膜（４１）の選択エツチング時、同時に開口（
４５）に対応する部分のｐ゛拡散層（４６）をエツチン
グ除去するので、ｐ゛拡散層（４６）が爾後のエミッタ
・ベース接合に影響を与えることがない。従って、外部
ベース領域（１６）のボロン濃度の低下、ｐ゛シリコン
膜４３）のシート抵抗の増大が回避され、結果としてベ
ース取出し電極（１２）をポリサイド膜で形成したこと
によるベース抵抗Ｒ３の低減を実現することができ、こ
の種の超高速バイポーラトランジスタのより高速化が可
能となる。According to this manufacturing method, a polycrystalline silicon film (41) is prepared in advance.
After boron is diffused into the n shadow region (4A) to form a p diffusion layer (46) which will become an external base region, a -Six film (43) is formed on the p polycrystalline silicon film (41). Therefore, a high concentration p' diffusion layer (46) for the external base region is formed by sufficient boron diffusion from the p' polycrystalline silicon film (41) without being affected by the WSix film (43). That is, p due to the absorption effect of the -Six film as in the conventional
``Suppression of boron diffusion from the polycrystalline silicon film (41) is prevented. In addition, 5r for forming the opening (45)
When selectively etching the Ot film (44), the WSix film (43), and the p'' polycrystalline silicon film (41), an opening (
Since the p' diffusion layer (46) corresponding to the p' diffusion layer (46) is removed by etching, the p' diffusion layer (46) will not affect the subsequent emitter-base junction. Therefore, a decrease in the boron concentration in the external base region (16) and an increase in the sheet resistance of the silicon film 43) are avoided, and as a result, the base resistance R3 is reduced by forming the base lead-out electrode (12) with a polycide film. This makes it possible to realize even higher speeds of this type of ultra-high-speed bipolar transistor.
前述した超高速バイポーラトランジスタでは、ベース抵
抗Ｒｍを下げるためにベース取出し電極の多結晶シリコ
ンのシート抵抗ρ３を下げることが重要であり、そのた
めに多結晶シリコンのグレインサイズを大きくする必要
がある。この目的達成の為に多結晶シリコンにシリコン
イオン（Ｓ ｉ ” ）をイオン注入し、アニール処理
してグレイン成長することが行なわれる。ところで、例
えば前述の第一４図りの構造の超高速バイポーラトラン
ジスタを作成するためには第４図Ｂ工程後にＳｉｎ、膜
（１０）及びｐ゛多結晶シリコン膜（８）を選択エツチ
ング加工する必要があるが、近年の加工寸法の微細化に
伴いこの加工をドライエツチングで行う必要がなる。こ
の場合、単結晶シリコンである領域（４Ａ）上のｐ゛多
結晶シリコン膜（８）をエツチング加工するので、−ｒ
的にエツチングの選択性が得られず領域（４Ａ）までエ
ツチングされる。このとき、Ｐ・多結晶シリコン膜（８
）のグレインサイズが大きいと領域（４Ａ）にグレイン
サイズが転写され、第６図に示すように大きな凹凸が生
じてしまう。この凹凸領域にベース領域（１９）及びエ
ミッタ領域（２０）を形成すると出来上がった接合が不
均一となり、即ちベース幅−Ｂ、、ＷＢｔ、ＷＢ、が不
均一となり、凹凸に基因するトランジスタ特性のバラツ
キ、高周波特性への影響が問題となる。In the ultra-high speed bipolar transistor described above, it is important to lower the sheet resistance ρ3 of the polycrystalline silicon of the base lead-out electrode in order to lower the base resistance Rm, and for this purpose it is necessary to increase the grain size of the polycrystalline silicon. To achieve this purpose, silicon ions (S i '') are implanted into polycrystalline silicon and subjected to annealing treatment to grow grains. In order to create this, it is necessary to perform selective etching on the Sin film (10) and the polycrystalline silicon film (8) after the step B in Figure 4, but with the recent miniaturization of processing dimensions, this processing has become more difficult. It is necessary to carry out dry etching. In this case, since the p polycrystalline silicon film (8) on the single crystal silicon region (4A) is etched, -r
As a result, etching selectivity cannot be obtained and the region (4A) is etched. At this time, a P polycrystalline silicon film (8
) is large, the grain size is transferred to the region (4A), resulting in large unevenness as shown in FIG. When the base region (19) and emitter region (20) are formed in this uneven region, the resulting junction becomes nonuniform, that is, the base widths -B, WBt, and WB become nonuniform, and the transistor characteristics vary due to the unevenness. , the effect on high frequency characteristics becomes a problem.
第３図はこの点を改善した超高速バイポーラトランジス
タの製法例を示す。但し、同図はベース取出し電極、外
部ベース領域、真性ベース領域及びエミッタ領域の構成
部分のみを示す。FIG. 3 shows an example of a method for manufacturing an ultrahigh-speed bipolar transistor that improves this point. However, this figure shows only the constituent parts of the base extraction electrode, external base region, intrinsic base region, and emitter region.
本例においては、第３図Ａに示すようにシリコン基板即
ちｎ形エピタキシャル層による領域（４Ａ）上に５７５
°Ｃ以下の低温ＣＶＤ法により非晶質シリコン膜（５１
）を被着形成し、この非晶質シリコン膜（５１）にボロ
ン（Ｂ”） （５２）をイオン注入し、さらにシリコン
（Ｓｉ”）（５３）をイオン注入して非晶質化する。In this example, as shown in FIG. 3A, 575
Amorphous silicon film (51
), boron (B") (52) is ion-implanted into this amorphous silicon film (51), and silicon (Si") (53) is ion-implanted to make it amorphous.
次に、第３図Ｂに示すように、ｐ゛非晶質シリコン膜（
５１）上ニＣＶ Ｄ法によルＳｉＯ！膜（５４）を被着
形成した後に、レジストマスク（図示せず）を介してＲ
ＩＥ法により活性領域即ちベース領域及びエミッタ領域
を形成すべき部分の５ｉ０１膜（５４）及びＰ゛非晶質
シリコン膜（５１）を選択的にエツチング除去して開口
（５５）を形成し、同時にベース取出し電極（１２）を
形成する。このとき、領域（４Ａ）までエツチングされ
るが、非晶質状態の為に凹凸の転写は問題とならない。Next, as shown in FIG. 3B, p' amorphous silicon film (
51) The above-mentioned SiO! After depositing the film (54), R is applied through a resist mask (not shown).
The 5i01 film (54) and the P'amorphous silicon film (51) in the parts where the active region, that is, the base region and the emitter region are to be formed, are selectively etched and removed by the IE method to form an opening (55), and at the same time. A base extraction electrode (12) is formed. At this time, the region (4A) is etched, but since it is in an amorphous state, the transfer of the unevenness does not pose a problem.
次に、第３図Ｃに示すように低温アニール処理（例えば
６００°Ｃ１数時間）を行い、ｐ゛非晶質シリコン膜（
５１）を固相成長してグレインサイズの大きいＰ゛多結
晶シリコン膜（５６）とする。Next, as shown in FIG.
51) is grown in a solid phase to form a P polycrystalline silicon film (56) with a large grain size.
次に、第３図りに示すように開口（５５）を通じてボロ
ンをイオン注入してＰ形のリンクベース領域（１４）を
形成した後、開口（５５）の内側壁にＳｉｎｇによるサ
イドウオール（１５）を形成し、さらにサイドウオール
（１５）による開口（１７）内に最終的にエミッタ取出
し電極となる多結晶シリコン膜（１８）を形成する。こ
の多結晶シリコン膜（１８）に例えばボロンをイオン注
入しアニールしてそのボロン拡散でｐ形真性ベース領域
（１９）を形成し、続いて多結晶シリコン膜（１８）に
例えばヒ素をイオン注入しアニールしてそのヒ素拡散で
ｎ形エミッタ領域を形成して超高速バイポーラトランジ
スタ（５７）を得る。Next, as shown in the third diagram, boron is ion-implanted through the opening (55) to form a P-type link base region (14), and then a sidewall (15) is formed on the inner wall of the opening (55) by Sing. A polycrystalline silicon film (18) which will eventually become an emitter extraction electrode is formed in the opening (17) formed by the sidewall (15). For example, boron is ion-implanted into this polycrystalline silicon film (18) and annealed to form a p-type intrinsic base region (19) by diffusion of the boron, and then, for example, arsenic is ion-implanted into the polycrystalline silicon film (18). By annealing and diffusing arsenic, an n-type emitter region is formed to obtain an ultrafast bipolar transistor (57).
この製法によれば、ベース取出し電極（１２）となる多
結晶シリコン膜（５６）を、最初非晶質状態で形成し、
開口（５５）を形成した後固相成長させることにより、
ベース及びエミッタ形成部（即ち活性領域）に凹凸を形
成させることなく多結晶シリコン膜（５６）のグレイン
サイズを大きくし低抵抗化を図ることができる。そして
活性領域が凹凸とならないので、真性ベース領域（１９
）及びエミッタ領域（２０）の形成後のエミッターベー
ス接合は均一に形成される。従ってトランジスタ特性の
バラツキ、高周波特性への影響はなくなり、信頼性の高
い超高速バイポーラトランジスタを製造することができ
る。According to this manufacturing method, the polycrystalline silicon film (56) which becomes the base extraction electrode (12) is initially formed in an amorphous state,
By performing solid phase growth after forming the opening (55),
It is possible to increase the grain size of the polycrystalline silicon film (56) and lower the resistance without forming irregularities in the base and emitter forming portions (ie, active regions). And since the active region does not become uneven, the intrinsic base region (19
) and the emitter base junction after formation of the emitter region (20) is uniformly formed. Therefore, variations in transistor characteristics and effects on high frequency characteristics are eliminated, and highly reliable ultra-high speed bipolar transistors can be manufactured.
〔発明の効果］
本発明によれば、半導体基体上に形成したベース取出し
電極用の半導体膜を中性元素のイオン注入により非晶質
化した後に、アニール処理して固相成長し、次に活性領
域に対応する半導体膜及び基体表面のイオン注入部を選
択的に除去し、活性領域にベース領域及びエミッタ領域
を形成することにより、ベース取出し電極の低シート抵
抗化を図ることができ、その結果ベース抵抗を低減する
ことができると共に、活性領域での残留欠陥が解消され
てトランジスタ特性、周波特性等のバラツキを防止する
ことができる。従って、より高速化された超高速バイポ
ーラトランジスタを歩留り良（製造することができるも
のである。[Effects of the Invention] According to the present invention, a semiconductor film for a base lead-out electrode formed on a semiconductor substrate is made amorphous by ion implantation of a neutral element, and then annealed to perform solid phase growth. By selectively removing the ion-implanted portion of the semiconductor film and substrate surface corresponding to the active region and forming a base region and an emitter region in the active region, it is possible to reduce the sheet resistance of the base lead-out electrode. As a result, base resistance can be reduced, residual defects in the active region can be eliminated, and variations in transistor characteristics, frequency characteristics, etc. can be prevented. Therefore, it is possible to manufacture ultra-high speed bipolar transistors with a high yield.
第１図Ａ−Ｆは本発明に係る超高速バイポーラトランジ
スタの製法の一例を示す製造工程図、第２図Ａ−Ｄは超
高速バイポーラトランジスタの製法の他の例を示す製造
工程図、第３図Ａ−Ｄは超高速バイポーラトランジスタ
の製法のさらに他の例を示す製造工程図、第４図Ａ−Ｄ
は従来の超高速バイポーラトランジスタの製法例を示す
製造工程図、第５図及び第６図は夫々問題点の説明に供
するイオン注入濃度分布図及び超高速バイポーラトラン
ジスタの要部の断面図である。
（１）はシリコン基板、（４Ａ）はｎ影領域、（８）は
ｐ゛多結晶シリコン膜、（１０）はＳｉＯ□膜、（１１
）はレジストマスク、（１２）はベース取出し電極、（
１４）はＰ形すンクベース領域、（１６）はｐ１外部ベ
ース領域、（１８）はエミッタ取出し電極用の多結晶シ
リコン膜、（１９）は真性ベース領域、（２０）はエミ
ッタ領域である。1A to 1F are manufacturing process diagrams showing an example of the method for manufacturing an ultrahigh-speed bipolar transistor according to the present invention, FIGS. Figures A-D are manufacturing process diagrams showing still another example of the method for manufacturing ultra-high-speed bipolar transistors; Figures 4A-D
5 is a manufacturing process diagram showing an example of a conventional method for manufacturing an ultrahigh-speed bipolar transistor, and FIGS. 5 and 6 are an ion implantation concentration distribution diagram and a cross-sectional view of a main part of the ultrahigh-speed bipolar transistor, respectively, to explain problems. (1) is a silicon substrate, (4A) is an n-shaded region, (8) is a p polycrystalline silicon film, (10) is a SiO□ film, (11
) is the resist mask, (12) is the base extraction electrode, (
14) is a P-type sunk base region, (16) is a p1 external base region, (18) is a polycrystalline silicon film for an emitter extraction electrode, (19) is an intrinsic base region, and (20) is an emitter region.
Claims (1)
をイオン注入により非晶質化した後固相成長し、 活性領域に対応する上記半導体膜及び上記基体表面のイ
オン注入部を選択的に除去し、 上記活性領域にベース領域及びエミッタ領域を形成する
ことを特徴とする半導体装置の製法。[Scope of Claims] A semiconductor film for a base lead-out electrode formed on a semiconductor substrate is made amorphous by ion implantation and then solid-phase grown, and the semiconductor film corresponding to the active region and the ion-implanted portion on the surface of the base are grown in a solid phase. A method for manufacturing a semiconductor device, comprising: selectively removing the active region; and forming a base region and an emitter region in the active region.
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1989
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| US5659193A (en) * | 1993-12-10 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
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