JPH03129933A - Bit buffer circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
装置の内部クロックと独立なタイミングで受信された受
信データを該内部クロックに同期させるビットバッファ
回路に関し、
受信クロックの位相と内部クロックの位相がいかなる関
係にあるときでも、内部のレジスタには、受信データの
変化点から離れたタイミングでデータが取り込まれ得る
ようにすることを目的とし、受信クロックのタイミング
で受信データを入力する第１のレジスタと、内部クロッ
クを入力して、制御信号に応じて該内部クロックの位相
を反転させる位相反転部と、前記位相反転部の出力信号
のタイミングで、前記第１のレジスタの出力を入力する
第２のレジスタと、前記受信クロックの立ち上がりの位
相と前記位相反転部の出力信号の立ち上がりの位相との
差が所定の値以下になることを検出する立ち上がり一致
検出部と、前記所定の値以下になったことが検出される
と、前記位相反転部が前記内部クロックの位相を反転す
るように制御する位相反転制御部とを有してなるように
構成する。[Detailed Description of the Invention] [Summary] Regarding a bit buffer circuit that synchronizes received data received at a timing independent of the internal clock of a device with the internal clock, what is the relationship between the phase of the received clock and the phase of the internal clock? The purpose is to allow data to be captured in the internal register at a timing far from the change point of the received data, even at a certain time. a phase inverter that inputs a clock and inverts the phase of the internal clock according to a control signal; and a second register that inputs the output of the first register at the timing of the output signal of the phase inverter. , a rising coincidence detecting section for detecting that the difference between the rising phase of the received clock and the rising phase of the output signal of the phase inverting section is less than or equal to a predetermined value; and a phase inversion control section that controls the phase inversion section to invert the phase of the internal clock when the phase inversion section is detected.
本発明は、装置の内部クロックと独立なタイミングで受
信された受信データを該内部クロックに同期させるビッ
トバッファ回路に関する。The present invention relates to a bit buffer circuit that synchronizes received data received at a timing independent of the internal clock of a device with the internal clock.
例えば、データ端末装置（ＤＴＥ）に接続するデータ通
信装置（ＤＣＥ＞においては、該データ端末装置（ＤＴ
Ｅ）からのデータを受信する受信部において、データ端
末装置（ＤＴＥ）の送信クロックに同期して入力される
受信データを、データ通信装置（ＤＣＥ）の内部クロッ
クに同期させる必要がある。本発明のビットバッファ回
路はこのような場合に使用される。For example, in a data communication equipment (DCE) connected to a data terminal equipment (DTE),
In the receiving unit that receives data from E), it is necessary to synchronize the received data that is input in synchronization with the transmission clock of the data terminal equipment (DTE) with the internal clock of the data communication equipment (DCE). The bit buffer circuit of the present invention is used in such cases.
〔従来の技術および発明が解決しようとする課題〕第４
図は、従来のビットバッファ回路の構成例を示す図であ
る。[Prior art and problems to be solved by the invention] No. 4
The figure is a diagram showing an example of the configuration of a conventional bit buffer circuit.
第４図において、１１はシリアル・パラレル変換回路、
１２および１３は８ビツトレジスタ、１４はパラレル・
シリアル変換回路、１５および１６は８分の１分周回路
、３１および３２はＤフリップフロップ回路、３３はＮ
ＡＮＤ回路、３４は遅延回路である。さらに、ＳＤはデ
ータ端末装置（ＤＴＥ）からの受信データ（データ端末
装置（ＤＴＥ）の送信データ）、ＳＴ１はデータ端末装
置（ＤＴＥ）からの受信クロック（データ端末装置（Ｄ
ＴＥ）の送信クロック）、ＳＴ２はデータ通信装置（Ｄ
ＣＥ）の内部クロックである。In FIG. 4, 11 is a serial/parallel conversion circuit;
12 and 13 are 8-bit registers, 14 is a parallel register.
Serial conversion circuit, 15 and 16 are 1/8 frequency divider circuits, 31 and 32 are D flip-flop circuits, 33 is N
The AND circuit 34 is a delay circuit. Furthermore, SD is the reception data from the data terminal equipment (DTE) (transmission data of the data terminal equipment (DTE)), and ST1 is the reception clock from the data terminal equipment (DTE) (data terminal equipment (DTE)
TE) transmission clock), ST2 is the data communication device (D
CE) internal clock.
シリアル・パラレル変換回路１１は上記の受信データ（
シリアルデータ）ＳＤを上記の受信クロックＳＴＩのタ
イミングで受信して８ビツトのパラレルデータに変換し
てレジスタ１２に印加する。The serial/parallel conversion circuit 11 converts the above received data (
Serial data) SD is received at the timing of the above-mentioned reception clock STI, converted into 8-bit parallel data, and applied to the register 12.
上記の受信クロックＳＴＩは、８分の１分周回路１５に
て分周され、該８分の１分周回路１５の出力信号のタイ
ミングで、レジスタ１２は、上記のシリアル・パラレル
変換回路１１の出力を入力する。The above reception clock STI is frequency-divided by the 1/8 frequency divider circuit 15, and at the timing of the output signal of the 1/8 frequency divider circuit 15, the register 12 is divided by the above-mentioned serial-to-parallel converter circuit 11. Enter the output.
上記の８分の１分周回路１５の出力信号はＤフリップフ
ロップ回路３１のエツジトリガ入力端子に印加される。The output signal of the 1/8 frequency divider circuit 15 is applied to the edge trigger input terminal of the D flip-flop circuit 31.
該Ｄフリップフロップ回路３１のＤ入力端子は常時Ｈレ
ベルに固定されている。The D input terminal of the D flip-flop circuit 31 is always fixed at H level.
データ通信装置（ＤＣＥ）の内部クロックＳＴ２は８分
の１分周回路１６にて分周され、該８分の１分周回路１
６の出力信号はＤフリップフロップ回路３２のエツジト
リガ入力端子に印加される。The internal clock ST2 of the data communication device (DCE) is frequency-divided by a 1/8 frequency divider circuit 16, and the 1/8 frequency divider circuit 1
The output signal of 6 is applied to the edge trigger input terminal of the D flip-flop circuit 32.
該Ｄフリップフロップ回路３２のＤ入力端子は常時Ｈレ
ベルに固定されている。The D input terminal of the D flip-flop circuit 32 is always fixed at H level.
Ｄフリップフロップ回路３１およびＤフリップフロップ
回路３２のＱ出力はＮＡＮＤ回路３３の２つの入力とな
る。該ＮＡＮＤ回路３３の出力は、遅延回路３４を介し
て、該Ｄフリップフロップ回路３１および３２のリセッ
ト端子に印加される。The Q outputs of the D flip-flop circuit 31 and the D flip-flop circuit 32 become two inputs of the NAND circuit 33. The output of the NAND circuit 33 is applied to the reset terminals of the D flip-flop circuits 31 and 32 via a delay circuit 34.
レジスタ１３は、上記の遅延回路３４の出力信号のタイ
ミングで、前記レジスタ１２の出力の８ビツトを入力す
る。The register 13 receives the 8 bits output from the register 12 at the timing of the output signal from the delay circuit 34 described above.
上記のレジスタ１３の８ビツトの出力は、前記データ通
信装置（ＤＣＥ）の内部クロックＳＴ２のタイミングで
、パラレル・シリアル変換回路１４に入力される。The 8-bit output of the register 13 is input to the parallel-to-serial conversion circuit 14 at the timing of the internal clock ST2 of the data communication device (DCE).
該パラレル・シリアル変換回路１４の出力は、前記８分
の１分周回路１６の出力信号のタイミングで読み出され
る。The output of the parallel/serial conversion circuit 14 is read out at the timing of the output signal of the 1/8 frequency divider circuit 16.
しかしながら、第４図の構成においては、上記の受信ク
ロックＳＴＩとデータ通信装置（ＤＣＥ）の内部クロッ
クＳＴ２との位相が、第５図に示されるような関係にあ
る場合には、レジスタ１３のデータ入力のタイミングが
印加されるデータの変化点の近傍に位置し、レジスタの
セットアツプタイム、ホールドアツプタイムが確保でき
ないという問題があった。However, in the configuration shown in FIG. 4, if the phase of the reception clock STI and the internal clock ST2 of the data communication equipment (DCE) has a relationship as shown in FIG. There is a problem in that the input timing is located near the change point of the applied data, making it impossible to secure register set-up time and hold-up time.
本発明は、上記の問題点に鑑み、なされたもので、受信
クロックの位相と内部クロックの位相がいかなる関係に
あるときでも、内部のレジスタには、受信データの変化
点から離れたタイミングでデータが取り込まれ得るビッ
トバッファ回路を提供することを目的とするものである
。The present invention has been made in view of the above problems, and no matter what relationship exists between the phase of the received clock and the phase of the internal clock, data is stored in the internal register at a timing far away from the change point of the received data. The object of the present invention is to provide a bit buffer circuit that can take in a bit buffer circuit.
第１図は本発明の基本構成図である。 FIG. 1 is a basic configuration diagram of the present invention.
第１図において、１は第１のレジスタ、２は第２のレジ
スタ、３は位相反転部、４は位相反転制御部、そして、
５は立ち上がり一致検出部である。In FIG. 1, 1 is a first register, 2 is a second register, 3 is a phase inversion section, 4 is a phase inversion control section, and
5 is a rising edge coincidence detection section.
第１のレジスタ１は、と受信クロックのタイミングで受
信データを入力する。The first register 1 receives received data at the timing of the reception clock.
位相反転部３は、内部クロックを入力して、制御信号に
応じて該内部クロックの位相を反転させる。The phase inverter 3 receives an internal clock and inverts the phase of the internal clock according to a control signal.
第２のレジスタ２は、前記位相反転部３の出力信号のタ
イミングで、前記第１のレジスタ１の出力を入力する。The second register 2 receives the output of the first register 1 at the timing of the output signal of the phase inverter 3.
立ち上がり一致検出部５は、前記受信クロックの立ち上
がりの位相と前記位相反転部３の出力信号の立ち上がり
の位相との差が所定の値以下になることを検出する。The rising edge coincidence detecting section 5 detects that the difference between the rising phase of the received clock and the rising phase of the output signal of the phase inverting section 3 becomes less than or equal to a predetermined value.
位相反転制御部４は、前記所定の値以下になったことが
検出されると、前記位相反転部３が前記内部クロックの
位相を反転するように制御する。The phase inversion control section 4 controls the phase inversion section 3 to invert the phase of the internal clock when it is detected that the internal clock becomes less than or equal to the predetermined value.
立ち上がり一致検出部５において、第１のレジスタに印
加されるクロックのタイミングと第２のレジスタに印加
されるクロックのタイミングとが比較され、第２のレジ
スタに印加されるクロックのタイミングが、第２のレジ
スタに印加されるデータの変化点の近傍に入ったことが
検出されると、位相反転制御部４および位相反転部３に
よって、該第２のレジスタに印加されるクロックの位相
が反転されるように制御される。In the rising coincidence detection section 5, the timing of the clock applied to the first register and the timing of the clock applied to the second register are compared, and the timing of the clock applied to the second register is determined as the timing of the clock applied to the second register. When it is detected that the data applied to the second register has entered the vicinity of a change point, the phase inversion control unit 4 and the phase inversion unit 3 invert the phase of the clock applied to the second register. controlled as follows.
第２図は本発明の実施例の構成図であり、前述の第４図
の従来の構成に対応するものである。FIG. 2 is a configuration diagram of an embodiment of the present invention, which corresponds to the conventional configuration shown in FIG. 4 described above.
第２図においても、第４図におけると同様に、１１はシ
リアル・パラレル変換回路、１２および１３は８ビツト
レジスタ、１４はパラレル・シリアル変換回路、１５お
よび１６は８分の１分周回路である。さらに、ＳＤはデ
ータ端末装置（ＤＴＥ）からの受信データ（データ端末
装置（ＤＴＥ）の送信データ）、ＳＴ１はデータ端末装
置（ＤＴＥ）からの受信クロック（データ端末装置（Ｄ
ＴＥ）の送信クロック）、ＳＴ２はデータ通信装置（Ｄ
ＣＥ）の内部クロックであり、これらの役割は第４図に
おけると同様である。In Fig. 2, as in Fig. 4, 11 is a serial/parallel converter, 12 and 13 are 8-bit registers, 14 is a parallel/serial converter, and 15 and 16 are 1/8 frequency divider circuits. be. Furthermore, SD is the reception data from the data terminal equipment (DTE) (transmission data of the data terminal equipment (DTE)), and ST1 is the reception clock from the data terminal equipment (DTE) (data terminal equipment (DTE)
TE) transmission clock), ST2 is the data communication device (D
CE), and their roles are the same as in FIG.
さらに、第２図において、１７はＥＯＲ回路、１８およ
び１９は遅延回路、２０，２１．および２２はＡＮＤ回
路、そして、２３はＤフリップフロップ回路である。Furthermore, in FIG. 2, 17 is an EOR circuit, 18 and 19 are delay circuits, 20, 21 . and 22 are AND circuits, and 23 is a D flip-flop circuit.
８分の１分周回路１６から出力されるデユーティ−５０
パーセントの出力（ＳＴ２）Ｉ／８はＥ○Ｒ回路１７の
一方の入力として印加され、該ＦＯＲ回路１７の他方の
入力としてはＤフリップフロップ回路２３のＱ出力が印
加される。したがって、Ｄフリップフロップ回路２３の
Ｑ出力がＨレベルならば、ＥＯＲ回路１７の出力は８分
の１分周回路１６から出力（ＳＴ２）１／８を反転した
ものとなり、Ｄフリップフロップ回路２３のＱ出力がＬ
レベルならば、ＥＯＲ回路１７の出力は８分の１分周回
路１６から出力（Ｓ Ｔ ２ ） ｌ／ＩＩそのものと
なる。Duty -50 output from 1/8 frequency divider circuit 16
The percent output (ST2) I/8 is applied as one input of the E○R circuit 17, and the Q output of the D flip-flop circuit 23 is applied as the other input of the FOR circuit 17. Therefore, if the Q output of the D flip-flop circuit 23 is at H level, the output of the EOR circuit 17 is an inversion of 1/8 of the output (ST2) from the 1/8 frequency divider circuit 16, and the output of the D flip-flop circuit 23 is Q output is L
If it is the level, the output of the EOR circuit 17 becomes the output (S T 2 ) l/II itself from the 1/8 frequency divider circuit 16.
ＡＮＤ回路２０の２つの入力としては、上記のＥＯＲ回
路１７の出力と該ＥＯＲ回路１７の出力を遅延回路１８
で遅延したものとが印加され、ＡＮＤ回路２１０２つの
入力としては、上記の８分の１分周回路１５の出力（Ｓ
ＴＩ）ｌ／＋１と該８分の１分周回路１５の出力を遅延
回路１９で遅延したものとが印加される。The two inputs of the AND circuit 20 are the output of the EOR circuit 17 and the output of the EOR circuit 17 connected to the delay circuit 18.
The two inputs of the AND circuit 210 are the output of the 1/8 frequency divider circuit 15 (S
TI)l/+1 and the output of the 1/8 frequency divider circuit 15 delayed by the delay circuit 19 are applied.
ＡＮＤ回路２０の出力およびＡＮＤ回路２１の出力はＡ
ＮＤ回路２２０２つの入力として印加され、該ＡＮＤ回
路２２の出力はＤフリップフロップ回路２３のエツジト
リガ入力端子に印加される。The output of the AND circuit 20 and the output of the AND circuit 21 are A
The ND circuit 220 is applied as two inputs, and the output of the AND circuit 22 is applied to the edge trigger input terminal of the D flip-flop circuit 23.
該Ｄフリップフロップ回路の反転出力とＤ入力は接続さ
れ、エツジ） ＩＪガ入力の立ち上がりの度に、そのＱ
出力は反転する。The inverted output of the D flip-flop circuit and the D input are connected, and each time the IJ input rises, its Q
The output is inverted.
なお、レジスタ１３０入力のタイミングを与える信号と
しては、上記のＥＯＲ回路１７の出力信号が供給される
。Note that the output signal of the EOR circuit 17 described above is supplied as the signal that provides the timing of input to the register 130.
以下に、第２図の構成の動作を、第３Ａ図および第３Ｂ
図のタイミングを用いて説明する。Below, the operation of the configuration shown in FIG. 2 will be explained as shown in FIGS.
This will be explained using the timing shown in the figure.
８分の１分周回路１５の出力（ＳＴＩ）ｌ／８とＥＯＲ
回路１７の出力の位相が第３Ａ図に示されるように充分
離れているときには、ＡＮＤ回路２２の出力はＬのまま
であるので、Ｄフリップフロップ回路２３のＱ出力は変
化せず、したがって、ＥＯＲ回路１７の出力の位相は、
それまでと同じであるが、８分の１分周回路１５の出力
（ＳＴＩ）＋７８とＦＯＲ回路１７の出力の立ち上がり
の位相の差が第３Ｂ図に示されるように、遅延回路１８
および１９のパルス幅で定められる所定の値以下となる
と、ＡＮＤ回路２２からＨレベルの出力が現れ、Ｄフリ
ップフロップ回路２３のＱ出力は反転し、したがって、
ＥＯＲ回路１７の出力の位相は反転する。こうして、８
分の１分周回路１５の出力（ＳＴＩ）ｌ／８の立ち上が
りのタイミングとＥＯＲ回路１７の出力の立ち上がりの
タイミングとが近いことが検出されると、ＥＯＲ回路１
７の出力の位相は１８０°シフトされ、８分の１分周回
路１５の出力（Ｓ Ｔ １ ） ｌ／８の立ち上がりの
タイミングとＥＯＲ回路１７の出力の立ち上がりのタイ
ミングとを充分離すように制御する。Output (STI) of 1/8 frequency divider circuit 15 (STI) l/8 and EOR
When the phases of the outputs of the circuit 17 are sufficiently separated as shown in FIG. 3A, the output of the AND circuit 22 remains at L, so the Q output of the D flip-flop circuit 23 does not change, and therefore the EOR The phase of the output of the circuit 17 is
As before, the difference in the rising phase of the output (STI) +78 of the 1/8 frequency divider circuit 15 and the output of the FOR circuit 17 is determined by the delay circuit 18 as shown in FIG. 3B.
When the pulse width becomes equal to or less than a predetermined value determined by the pulse width of 19, an H level output appears from the AND circuit 22, and the Q output of the D flip-flop circuit 23 is inverted.
The phase of the output of the EOR circuit 17 is inverted. Thus, 8
When it is detected that the rising timing of the output (STI) 1/8 of the 1/1 frequency divider circuit 15 is close to the rising timing of the output of the EOR circuit 17, the EOR circuit 1
The phase of the output of 7 is shifted by 180 degrees, and the timing of the rise of the output (S T 1 ) l/8 of the 1/8 frequency divider circuit 15 is controlled to be sufficiently separated from the rise timing of the output of the EOR circuit 17. do.
本発明によれば、受信クロックの位相と内部クロックの
位相がいかなる関係にあるときでも、内部のレジスタに
は、受信データの変化点から離れたタイミングでデータ
が取り込まれ得る。According to the present invention, data can be loaded into an internal register at a timing distant from a change point of received data, regardless of the relationship between the phase of the received clock and the phase of the internal clock.
第１図は本発明の基本構成図、
第２図は本発明の実施例の構成図、
第３Ａ図および第３Ｂ図は第２図の構成のタイミング図
、
第４図は従来のビットバッファ回路の構成例を示す図、
そして、
第５図は第４図の構成のタイミング図である。
〔符号の説明〕
１− 第１のレジスタ、２ 第２のレジスタ、３−位相
反転部、 ４ 位相反転制御部、５・ 立ち上がり一
致検出部、
１１−シリアル・パラレル変換回路、
１２および１３８ビツトレジスタ、
１４−パラレル・シリアル変換回路、
１５および１６ ・８分の１分周回路、ＳＩ） デー
タ端末装置（ＤＴＥ）からの受信データ（データ端末装
置（ＤＴＥ）の送信データ）、
ＳＴＩ データ端末装置（ＤＴＥ）からの受信クロッ
ク（データ端末装置（ＤＴＥ）
の送信クロック）、
Ｓｒ１・−データ通信装置（ＤＣＥ）の内部クロック、
３１および３２−・、Ｄフリップフロップ回路、３３
ＮＡＮＤ回路、３４ 遅延回路。
第１図Figure 1 is a basic configuration diagram of the present invention, Figure 2 is a configuration diagram of an embodiment of the present invention, Figures 3A and 3B are timing diagrams of the configuration of Figure 2, and Figure 4 is a conventional bit buffer circuit. A diagram showing an example of the configuration of
FIG. 5 is a timing diagram of the configuration shown in FIG. 4. [Explanation of symbols] 1-first register, 2-second register, 3-phase inversion section, 4-phase inversion control section, 5. rising coincidence detection section, 11-serial/parallel conversion circuit, 12 and 138-bit register , 14 - Parallel/serial converter circuit, 15 and 16 - 1/8 frequency divider circuit, SI) Received data from data terminal equipment (DTE) (transmitted data of data terminal equipment (DTE)), STI data terminal equipment ( DTE) reception clock (transmission clock of data terminal equipment (DTE)), Sr1 - internal clock of data communication equipment (DCE), 31 and 32 -, D flip-flop circuit, 33
NAND circuit, 34 delay circuit. Figure 1
Claims (1)
第１のレジスタ（１）と、 内部クロックを入力して、制御信号に応じて該内部クロ
ックの位相を反転させる位相反転部（３）と、 前記位相反転部（３）の出力信号のタイミングで、前記
第１のレジスタ（１）の出力を入力する第２のレジスタ
（２）と、 前記受信クロックの立ち上がりの位相と前記位相反転部
（３）の出力信号の立ち上がりの位相との差が所定の値
以下になることを検出する立ち上がり一致検出部（５）
と、 前記所定の値以下になったことが検出されると、前記位
相反転部（３）が前記内部クロックの位相を反転するよ
うに制御する位相反転制御部（４）とを有してなること
を特徴とするビットバッファ回路。[Claims] 1. A first register (1) that inputs received data at the timing of a reception clock; and a phase inverter that inputs an internal clock and inverts the phase of the internal clock according to a control signal. (3); a second register (2) inputting the output of the first register (1) at the timing of the output signal of the phase inverter (3); and a rising phase of the reception clock and the A rising coincidence detecting section (5) that detects that the difference between the rising phase and the rising phase of the output signal of the phase inverting section (3) is equal to or less than a predetermined value.
and a phase inversion control unit (4) that controls the phase inversion unit (3) to invert the phase of the internal clock when it is detected that the internal clock has become equal to or less than the predetermined value. A bit buffer circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1266108A JPH03129933A (en) | 1989-10-16 | 1989-10-16 | Bit buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1266108A JPH03129933A (en) | 1989-10-16 | 1989-10-16 | Bit buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03129933A true JPH03129933A (en) | 1991-06-03 |
Family
ID=17426431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1266108A Pending JPH03129933A (en) | 1989-10-16 | 1989-10-16 | Bit buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03129933A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010130060A (en) * | 2008-11-25 | 2010-06-10 | Oki Semiconductor Co Ltd | Data transfer system |
| JP2013034087A (en) * | 2011-08-02 | 2013-02-14 | Nec Engineering Ltd | Serial communication interface circuit and parallel-serial conversion circuit |
-
1989
- 1989-10-16 JP JP1266108A patent/JPH03129933A/en active Pending
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| JP2013034087A (en) * | 2011-08-02 | 2013-02-14 | Nec Engineering Ltd | Serial communication interface circuit and parallel-serial conversion circuit |
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