JPH03126346A - Packet composing system - Google Patents
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Landscapes
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、受（Ｊ側の通（、Ｔ制御装置において、パケ
ット到着毎にパケット組ケで処理が可能なパケット組立
方式に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a packet assembly method that enables processing of packet assembly each time a packet arrives in a receiving (J-side, T-control device). .
〔従来の技術１
パケット通信では、可変長の通信データを複数の最大長
固定パケットデータに分割して通信相手側に送信すると
ともに、通信相−Ｆ側から受信する複数に分割されたパ
ケットデータを結合して、可変長の有意通信データに組
１γてる機能を有している。また、同時に複数の通信相
手と同一物理回線において論理チャネルによる多重通信
を行うような制御が行われている。[Prior art 1] In packet communication, variable-length communication data is divided into a plurality of maximum-length fixed packet data and transmitted to the communication partner, and the divided packet data received from the communication phase-F side is It has a function of combining and assembling significant communication data of variable length. Additionally, control is performed to perform multiplex communication using logical channels with multiple communication partners simultaneously on the same physical line.
従来、通信制御装置におけるパケット組立方式では、そ
の組立て機能がソフトウェアにより実現されていた。す
なわち、相手側から送信されたパケットを受信すると、
−旦これを全てバッファに蓄積した後、順次読み出して
、プログラムによりパケットに組立てていた。このため
、分割された最大長固定のパケットデータを受信してい
る途中で、同時にパケットの組立て処理を行うことは困
難である。この場合、組立てられるべき分割パケットが
全て到着した段階でパケット組立て処理を行うため、処
理に時間がかかってしまい、その結果、高速なデータ通
信を行うことは難しかった。Conventionally, in a packet assembly method in a communication control device, the assembly function has been realized by software. That is, when receiving a packet sent from the other side,
-Once all of this was stored in a buffer, it was read out sequentially and assembled into packets by a program. For this reason, it is difficult to assemble packets at the same time while receiving divided packet data with a fixed maximum length. In this case, since the packet assembly process is performed when all the divided packets to be assembled have arrived, the process takes time, and as a result, it is difficult to perform high-speed data communication.
特に、論理チャネルによる多重通信時には、複数論理チ
ャネルの分割パケットデータが混在して到着するため、
論理チャネルの振り分け機能をソフトウェアで行う場合
には、到着した通信データを−１６、全て蓄積し、論理
チャネル毎に振り分けた後、通信データを組立てている
。従って、その組立て処理は複雑となり、この場合には
、さらに処理性能を低下させる要因となっていた。In particular, during multiplex communication using logical channels, split packet data from multiple logical channels arrive mixedly.
When the logical channel distribution function is performed by software, -16 pieces of arrived communication data are all accumulated, distributed to each logical channel, and then the communication data is assembled. Therefore, the assembly process becomes complicated, which in this case becomes a factor that further deteriorates the processing performance.
第２図は、従来のパケット組立て処理部の機能ブロック
図である。FIG. 2 is a functional block diagram of a conventional packet assembly processing section.
第２図に示すように、パケット組立て処理部ｌｌは、パ
ケット組立て処理プロセッサ１１０およびパケット受信
バッファメモリ１１１から構成されている。As shown in FIG. 2, the packet assembly processor 11 is comprised of a packet assembly processor 110 and a packet reception buffer memory 111.
通信回線から到着した分割パケット３は、−旦パケット
受信バッファメモリ１１１に蓄積された後、例えば可変
長油イ５データの最終の分割パケット３が蓄積された時
点で、パケット組立処理プロセッサ１１０が各分割パケ
ットに付与された論理チャネル識別情報や分割情報に基
づいて、論理チャネル毎に可変長通信データ２に組み立
てられ、上位レイヤに送出される。After the divided packets 3 arriving from the communication line are stored in the packet reception buffer memory 111, for example, at the time when the last divided packet 3 of variable-length data is stored, the packet assembly processing processor 110 Based on the logical channel identification information and division information given to the divided packets, variable length communication data 2 is assembled for each logical channel and sent to the upper layer.
この場合、パケット組立て処理は、主としてパケット組
３ｒで処理プロセッサ１１０のソフトウェア処理によっ
ているため、処理性能に限界があり、高速通信を行うこ
とは困難であった。また、可変長通信データが全て到着
した時点から初めて論理チャネル毎の識別と、パケット
組立て処理を開始するため、パケット組立て処理の遅延
時間が大きくなっている。In this case, since the packet assembly process is mainly performed by software processing of the processor 110 in the packet set 3r, processing performance is limited and it is difficult to perform high-speed communication. Furthermore, since the identification for each logical channel and the packet assembly process are started only when all the variable length communication data has arrived, the delay time of the packet assembly process is long.
これを改善するために、論理チャネルの振り分けをハー
ドウェアで実現し、論理チャネル毎にパケット組立て用
のバッファメモリを設けて、ハードウェアでパケット組
立て処理を行う方式が考えられているつ
なお、従来のパケット組立方法については、例えば、［
パケット交換技術とその応用」（社）？Ｉｔｔ通信学会
、昭和５５年８月発行ｒ’Ｐ、 ６〜８に記載されてい
る。In order to improve this, a method has been considered in which logical channel allocation is realized in hardware, a buffer memory for packet assembly is provided for each logical channel, and packet assembly processing is performed in hardware. For the packet assembly method of [
"Packet Switching Technology and Its Applications" (company)? It is described in R'P, 6-8, published by Itt Communication Society, August 1980.
〔発明が解決しようとする課ｍ）
一方、この種の通信データは、論理チャネル毎では勿論
のこと、同−輪理チャネル内でも、データ長が可変であ
り、数十バイトから数にバイト長まで種々の長さに変化
する。また、到着した通信データのデータ長は受信［Ｊ
Ｆｌ始時点には認識することができず、−前約には、受
信終了時に初めて明らかになる。このため、論理チャネ
ル毎のパケット組立て用バッファメモリは、可変長デー
タの最大炎の領域を確保しておく必要がある。しかし、
この領域を確保してバッファメモリを構成した場合、実
際に到着した通信データのデータ長が極めて短いときに
は、バッファメモリの無効保留となってしまう。さらに
、論理チャネルによる多重数は、例えば、ＣＣＩＴＴ勧
告ｘ、２５プロトコルの場合、最大４０９６多重となる
ことが規定されており、各々の論理チャネル毎に最大炎
のバッファメモリを確保したときには、パケット組立て
用バッファメモリだけで合計十数Ｍバイトの領域を確保
する必要があるため、経済的にもその実現が困難となっ
ていた。[Problem to be solved by the invention] On the other hand, the data length of this type of communication data is variable not only for each logical channel but also within the same logical channel, and the length varies from several tens of bytes to several bytes. Varies in various lengths up to. Also, the data length of the arrived communication data is received [J
It cannot be recognized at the beginning of the Fl, and only becomes apparent at the end of reception. Therefore, the buffer memory for packet assembly for each logical channel must have a maximum area for variable length data. but,
When a buffer memory is constructed by securing this area, if the data length of actually arrived communication data is extremely short, the buffer memory will be held invalid. Furthermore, the number of multiplexes by logical channels is stipulated to be a maximum of 4096 multiplexes in the case of the CCITT Recommendation Since it is necessary to secure a total area of more than ten megabytes for the buffer memory alone, it has become economically difficult to realize this.
本発明の目的は、このような従来の課題を解決し、短い
処理時間でパケット組立て処理を行うことができ、かつ
パケット組立て用バッファメモリを必要量だけ有効に使
用できる経済的なパケット組立方式を提供することにあ
る。The purpose of the present invention is to solve these conventional problems and to provide an economical packet assembly method that can perform packet assembly processing in a short processing time and that can effectively use the required amount of packet assembly buffer memory. It is about providing.
〔課題を解決するための手段］
上記目的を達成するため、本発明のパケット組立方式は
、（ｉ）論理チャネル毎に割り当てられた複数個のバッ
ファメモリと、バッファメモリに対して論理チャネル毎
に受信されたパケットを振り分ける手段とを設け、分割
されたパケットの受信中に、パケットに含まれる論理チ
ャネル識別情報により、振り分け手段が分割パケットを
論理チャネル毎に振り分け、論理多重された分割パケッ
トを論理チャネル別に可変長通信データに組立てること
に特徴がある。また、（ｉｆ）論理チャネル毎に割り当
てられた複数個のバッファメモリの代りに。[Means for Solving the Problems] In order to achieve the above object, the packet assembly method of the present invention provides (i) a plurality of buffer memories allocated to each logical channel, and a buffer memory allocated to each logical channel. means for distributing the received packets, and while receiving the divided packets, the distributing means distributes the divided packets to each logical channel according to the logical channel identification information included in the packets, and logically multiplexes the divided packets. It is characterized by assembling variable length communication data for each channel. Also, (if) instead of multiple buffer memories allocated per logical channel.
分割パケットの最大データ長を基本単位とするバッファ
メモリの集合で構成された通信データ組立用バッファメ
モリ群を、多重化された論理チャネルに共通に設け、論
理チャネル振り分け手段にょす振り分けられた論理チャ
ネル毎のパケットを、論理チャネル単位の組立状態で保
持し、論理多重された分割パケットを論理チャネル別に
可変長通信データに組立てることにも特徴がある。また
、（ｉｎ）分割パケットを論理チャネル毎に振り分け、
論理多重された分割パケットを論理チャネル別に可変長
通信データに組立てる場合に、分割された固定長パケッ
トが通信データ単位の最終パケットであることを検出す
ると、その有効データ長が固定長分未満であり、かつ有
効データ長情報を固定長パケットに格納し、該パケット
の残りの領域に無効データを挿入して固定長パケットが
構成されていることを認識して組立てることにも特徴が
ある。さらに、（ｉｖ）分割パケットを論理チャネル毎
に振り分け、論理多重された分割パケットを論理チャネ
ル別に可変長通信データに組立てる場合に、分割最大炎
単位に分割されたパケットデータはその範囲を示すデリ
ミタを付与して分割パケットを構ｔＬＪ、ており、通信
データの最終公開パケットに対しては、該最終分割パケ
ットの有効データ長が最大長分に満たないとき、有効デ
ータ長分のみでパケットが構成され、最終パケットのみ
が可変長であることを認識して組立てることにも特徴が
ある。A buffer memory group for communication data assembly, which is composed of a set of buffer memories whose basic unit is the maximum data length of a divided packet, is provided in common to multiplexed logical channels, and the logical channels allocated to the logical channel allocation means are provided in common to multiplexed logical channels. Another feature is that each packet is held in an assembled state for each logical channel, and logically multiplexed divided packets are assembled into variable length communication data for each logical channel. In addition, (in) the divided packets are distributed to each logical channel,
When assembling logically multiplexed divided packets into variable length communication data for each logical channel, if it is detected that the divided fixed length packet is the final packet of the communication data unit, the effective data length is less than the fixed length. , and is also characterized in that it stores valid data length information in a fixed-length packet, inserts invalid data into the remaining area of the packet, and assembles the fixed-length packet by recognizing that it is composed of a fixed-length packet. Furthermore, (iv) when distributing divided packets to each logical channel and assembling the logically multiplexed divided packets into variable length communication data for each logical channel, the packet data divided into maximum division units has a delimiter indicating its range. When the effective data length of the final divided packet is less than the maximum length, the packet is composed of only the effective data length for the final public packet of communication data. Another feature is that it is assembled while recognizing that only the final packet has a variable length.
本発明においては、通信データが全て到着するのを待た
ずに、分割パケットの到着毎にパケット組立て処理を行
う。すなわち、（イ）各分割パケットの受信中に、各パ
ケットに含まれる論理チャネル識別情報により論理チャ
ネル毎の振り分けを行う。（ロ）分割パケットデータの
最大炎を基本単位とするバッファメモリの集合で構成さ
れる組立用バッファメモリ群を、多重化された。論理チ
ャネル共通に設け、論理チャネル単位の組立て状態を論
理チャネル毎に有して、受信通信データをパケットに組
立てるのに必要なバッファメモリのみをバッファメモリ
として割当てる。これにより、短いパケット組立て処理
時間で高性能な処理が可能であり、通信データの論理チ
ャネル毎または同−輪理チャネル内での通信データ長の
変化や、同時に通信する論理多重数の増減に柔軟に適応
して、パケット組立用バッファメモリを有効に使用する
ことができる。In the present invention, packet assembly processing is performed each time a divided packet arrives, without waiting for all communication data to arrive. That is, (a) during reception of each divided packet, distribution is performed for each logical channel based on the logical channel identification information included in each packet. (b) An assembly buffer memory group consisting of a set of buffer memories whose basic unit is the maximum flame of divided packet data is multiplexed. It is provided commonly for logical channels, has an assembly state for each logical channel, and allocates only the buffer memory necessary for assembling received communication data into packets as a buffer memory. This enables high-performance processing with short packet assembly processing time, and is flexible in changing the communication data length for each logical channel or within the same logical channel, and increasing or decreasing the number of logical multiplexes for simultaneous communication. The buffer memory for packet assembly can be used effectively.
〔実施例］ 以下１本発明の実施例を、図面により詳細に説明する。〔Example] EMBODIMENT OF THE INVENTION Below, one embodiment of the present invention will be described in detail with reference to the drawings.
第１図は、本発明の組立方式を適用したパケット分割組
立制御装置の概要図である。FIG. 1 is a schematic diagram of a packet division and assembly control device to which the assembly method of the present invention is applied.
パケット分割組立処理装置ｌは、パケット組立処理部１
１およびパケット分割処理部１２から構成されている。The packet division and assembly processing device 1 includes a packet assembly processing section 1
1 and a packet division processing section 12.
いま、−Ｌ位しイヤから送信すべき可変長通信データ２
が処理装置ｌに送られてくると、パケット分割処理部１
２により分割パケット３に分割されて、通信回線を介し
て通信相手に送出される。Variable length communication data 2 that should be sent from the beginning at -L position
is sent to the processing device l, the packet division processing unit 1
2 into divided packets 3 and sent to the communication partner via a communication line.
その際に、各分割パケットは、その論理チャネル識別情
報、通信データ分割時の先頭／中間／最終種別を示す識
別情報、最終パケット時には有効情報長５を含む制御情
報部３１、および固定長または可変長に分割された通信
データ部３２から構成されている。At that time, each divided packet contains its logical channel identification information, identification information indicating the start/middle/final type at the time of communication data division, a control information section 31 including effective information length 5 in the case of the final packet, and a fixed length or variable length. It is composed of a communication data section 32 divided into long sections.
一方、通信相手から通（ｉ回線を介して送られてきた分
割パケット３は、パケット組立処理部１１において、制
御情報３１に基づいて論理チャネル毎に可変長通信デー
タ２に組立てられ、旧位レイヤに送出される。On the other hand, the divided packets 3 sent from the communication partner via the i-line are assembled into variable length communication data 2 for each logical channel based on the control information 31 in the packet assembling processing unit 11. will be sent to.
第１図から明らかなように、パケット組立処理部ＩＩお
よびパケット分割処理部Ｉ２は、それぞれ互いに独立し
て動作が可能どなっている。As is clear from FIG. 1, the packet assembly processing section II and the packet division processing section I2 are capable of operating independently of each other.
第３図は、本発明の第１の実施例を示すパケット組立方
式の機能ブロック図である。FIG. 3 is a functional block diagram of a packet assembly method showing the first embodiment of the present invention.
第３図に示すように、本実施例では、パケット組立処理
部１１内に論理チャネル振り分け部１１２を設けている
。この論理チャネル振り分け部ｌ１２は、通信回線から
到着した分割パケット３を論理チャネル毎に割り当てら
れたパケット組立バッファメモリ１１３に振り分けて蓄
積およびパケットの組立てを行う。すなわち、本実施例
では、パケット組立て処理を論理チャネル振り分け部１
１２で行う。これにより、通信回線から到着した分割パ
ケット３は、到着時点で論理チャネル振り分け部１１２
により論理チャネル毎の組立バッファメモリ＋１３に振
り分けて蓄積されると同時に、パケット組立てが行われ
る。その結果、パケットデータの受信と並行してプロセ
ッサ処理を介さずにパケット組立処理を実現することが
できる。As shown in FIG. 3, in this embodiment, a logical channel distribution section 112 is provided within the packet assembly processing section 11. This logical channel allocating unit l12 allocates the divided packets 3 arriving from the communication line to the packet assembly buffer memory 113 allocated for each logical channel, stores them, and assembles the packets. That is, in this embodiment, the packet assembly process is performed by the logical channel distribution unit 1.
Do it at 12. As a result, the divided packet 3 arriving from the communication line is sent to the logical channel distribution unit 112 at the time of arrival.
At the same time, packets are assembled and stored in the assembly buffer memory +13 for each logical channel. As a result, packet assembly processing can be realized in parallel with the reception of packet data without involving processor processing.
従って、本実施例では、従来に比べて、処理性能の向上
とパケット組立処理遅延時間の［縮化が行われ、特に論
理多重通信時や可変長通信データが長大時に極めて有効
である。Therefore, in this embodiment, processing performance is improved and packet assembling processing delay time is reduced compared to the prior art, which is extremely effective particularly when logical multiplex communication or when variable length communication data is large.
なお、本実施例では、パケット組立用バッファメモリ１
１３を論理チャネル毎に割り当てているため１発明の効
果が顕著となる論理多重通信時や可変長通信データの長
大時には、パケット組立用バッファメモリとして、論理
多重数分の論理チャネル毎に可変１にデータの最大長分
以りのバッファメモリを確保する必要がある。その結果
、パケット組立用バッファメモリのメモリ容量が膨大と
なることが想定される。特に、通信データの論理チャネ
ル毎、または同−論理チャネル内での通信データ長の変
化や、同時に通信する論理多重数の増減が顕著な場合に
は、パケット組立用バッファメモリの使用効率が低減化
して、経済的にもその実現が困難になる。これを改廊し
たのが、第２の実施例である。In addition, in this embodiment, the packet assembly buffer memory 1
13 is allocated to each logical channel, so during logical multiplex communication or when variable length communication data is large, the effect of the first invention becomes remarkable, it is used as a buffer memory for packet assembly. It is necessary to secure buffer memory for the maximum length of data. As a result, it is assumed that the memory capacity of the packet assembly buffer memory becomes enormous. In particular, if there is a noticeable change in the length of communication data for each logical channel or within the same logical channel, or if there is a noticeable increase or decrease in the number of logical multiplexes for simultaneous communication, the usage efficiency of the buffer memory for packet assembly will decrease. Therefore, it will be economically difficult to realize this goal. The second embodiment is a new corridor.
第４図は、本発明の第２の実施例を示すパケット組立方
式の機能ブロック図である。FIG. 4 is a functional block diagram of a packet assembly method showing a second embodiment of the present invention.
第２の実施例では、パケット組立処理部１１内に、分割
パケットの最大長のバッファメモリ基本単位１１４を基
本単位とした３種類のバッファチエイン１１５，１１６
，１１７を設ける。すなわち、論理チャネル毎のパケッ
ト組立中バッファチエイン１１５、パケット組立が完了
した通信データバッファチエイン１１６、および多重化
された論理チャネル共通に設けられた空きバッファチエ
イン１１７である。これらの通信データ組入γ用バッフ
ァメモリ群を設けることにより、所望のパケット組立機
能を実現することができる。In the second embodiment, the packet assembly processing unit 11 includes three types of buffer chains 115 and 116 whose basic unit is a buffer memory basic unit 114 having the maximum length of a divided packet.
, 117 are provided. That is, a buffer chain 115 during packet assembly for each logical channel, a communication data buffer chain 116 for which packet assembly has been completed, and an empty buffer chain 117 provided commonly for multiplexed logical channels. By providing these communication data embedding γ buffer memory groups, a desired packet assembly function can be realized.
以下、パケット組立て処理の基本動作を述べる。The basic operation of packet assembly processing will be described below.
通信回線から到着した分割パケット３は、バッファメモ
リ書き込み制御部＋１８の動作により、多重化された論
理チャネル共通に設けられた空きバッファチエイン１１
７より切り放された分割パケット最大炎のバッファメモ
リ基本単位１１４に蓄積される。そして、その時点で論
理チャネル振り分け部１１２により、論理チャネル毎に
管理されるパケット組立中バッファチエイン１１５につ
なぎ込まれる。この処理は、蓄積されたバッファメモリ
基本単位＋１４を特定する情報（例えば、ポインタアド
レスや、基本単位に付与された識別番号等）の接続関係
により実現することができる。The divided packet 3 arriving from the communication line is transferred to an empty buffer chain 11 provided in common to the multiplexed logical channels by the operation of the buffer memory write control unit +18.
The divided packets cut out from 7 are stored in the buffer memory basic unit 114 of the largest flame. At that point, the logical channel allocating unit 112 connects the packet to the buffer chain 115 during packet assembly, which is managed for each logical channel. This process can be realized by the connection relationship of information (eg, pointer address, identification number assigned to the basic unit, etc.) that specifies the accumulated buffer memory basic unit +14.
これにより、パケット組立て処理が実行される。As a result, packet assembly processing is executed.
パケット組立てが完了すると、その時点でパケット組立
てが完了した通信データバッファチエイン１１６として
、これを示す情報（例えば、先頭のバッファメモリ基本
単位を示す情報）をバッファメモリ読み出し制御部１１
９に引き継ぐことにより、上位レイヤへの送出待ち状態
となる。When the packet assembly is completed, the communication data buffer chain 116 for which the packet assembly has been completed at that point, the buffer memory read control unit 11 sends information indicating this (for example, information indicating the first buffer memory basic unit).
9 takes over, it enters a state of waiting for transmission to the upper layer.
バッファメモリ読み出し制御部１１９により、上位レイ
ヤへの送出が完了して不要となった分割パケット最大炎
のバッファメモリ基本単位１１４は、多重化された論理
チャネル共通に設けられた空きバッファチエイン１１７
につなぎ込まれる。The buffer memory read control unit 119 determines that the buffer memory basic unit 114 of the largest segmented packet that is no longer needed after being sent to the upper layer is an empty buffer chain 117 provided in common to multiplexed logical channels.
connected to.
この処理は、上記パケット組立中バッファチエイン＋１
５へのつなぎ込みと同一の処理で実現できる。また、新
たに通信回線から到着した分割パケット３を蓄積するた
めのバッファメモリ基本単位１１４は、この空きバッフ
ァチエイン１１７がら。This process is performed by the buffer chain +1 during packet assembly.
This can be achieved using the same process as connecting to 5. Further, the buffer memory basic unit 114 for storing the newly arrived divided packet 3 from the communication line is made of this empty buffer chain 117.
論理チャネルによらずに、−律に１つずつ切り放して使
用されることになる。Regardless of the logical channel, they are regularly separated and used one by one.
第２の実施例では、通信データのパケット組立用バッフ
ァメモリを多重化された論理チャネル共通に設けるので
、受信通信データをパケットに組立てるために必要なバ
ッファメモリのみをパケット組立バッファメモリとして
割り当てて、論理多重された分割パケットを論理チャネ
ル別に可変長通信データに組立てることが可能になる。In the second embodiment, since a buffer memory for assembling packets of communication data is provided in common to multiplexed logical channels, only the buffer memory necessary for assembling received communication data into packets is allocated as a packet assembling buffer memory. It becomes possible to assemble logically multiplexed divided packets into variable length communication data for each logical channel.
従って、第２の実施例では、第１の実施例に比較して、
通信データの論理チャネル毎または同−論理チャネル内
での通信データ長の変化や、同時に通信する論理多重数
の増減に対して柔軟に対処することができ、かつパケッ
ト組立用バッファメモリを必要量だけ有効に使用するこ
とができるので、パケット組立を経済的に実現すること
が可能となる。Therefore, in the second embodiment, compared to the first embodiment,
It is possible to flexibly deal with changes in the communication data length for each logical channel of communication data or within the same logical channel, as well as increases and decreases in the number of logical multiplexes for simultaneous communication, and the buffer memory for packet assembly is limited to the required amount. Since it can be used effectively, packet assembly can be realized economically.
なお、第１の実施例と第２の実施例のパケット組立方式
において、分割パケットを論理チャネル毎に振り分け、
論理多重された分割パケットを論理チャネル別に可変長
通信データに組立てる場合、分割された固定長パケット
が通信データ単位の最終パケットであることを検出する
と、その有効データ長が固定長分未満であり、かつ有効
データ長情報を固定長パケットに格納し、該パケットの
残りの領域に無効データを押入して固定長パケットが構
成されていることを認識して組立てる。In addition, in the packet assembly methods of the first embodiment and the second embodiment, divided packets are distributed to each logical channel,
When assembling logically multiplexed divided packets into variable length communication data for each logical channel, if it is detected that the divided fixed length packet is the final packet of the communication data unit, the effective data length is less than the fixed length, Then, valid data length information is stored in a fixed-length packet, invalid data is pushed into the remaining area of the packet, and the fixed-length packet is recognized and assembled.
また、これらのパケット組立方式において、分割パケッ
トを論理チャネル毎に振り分け、論理多重された分割パ
ケットを論理チャネル別に可変長通信データに組立てる
場合、分割最大炎単位に分割されたパケットデータはそ
の範囲を示すデリミタを付与して分割パケットを構成し
ており、通信データの最終分割パケットに対しては、該
最終分割パケットの有効データ長が最大長分に満たない
とき、有効データ長分のみでパケットが構成されている
ことを認識して組立てる。In addition, in these packet assembly methods, when distributing divided packets to each logical channel and assembling logically multiplexed divided packets into variable length communication data for each logical channel, the packet data divided into maximum division units has a range of For the final divided packet of communication data, if the effective data length of the final divided packet is less than the maximum length, the packet is configured by adding a delimiter indicating the effective data length. Recognize that it is composed and assemble it.
以上説明したように、本発明によれば１分割された最大
長固定パケットの到着毎に可変長通信データのパケット
組立て処理が行えるので、処理時間を短縮することがで
きるとともに、通信データの論理チャネル毎または同−
論理チャネル内での通信データ長の変化や、同時に通信
する論理多重数の増減に柔軟に適応して、パケット組立
用バッファメモリを必要量だけ有効に使用するので、パ
ケット組立て処理を経済的に実現することができる。As explained above, according to the present invention, packet assembly processing of variable length communication data can be performed each time a divided maximum length fixed packet arrives, so processing time can be shortened and the logical channel of communication data every or the same
It flexibly adapts to changes in communication data length within a logical channel and increases or decreases in the number of logical multiplexes for simultaneous communication, and effectively uses the required amount of packet assembly buffer memory, making packet assembly processing economical. can do.
第１図は本発明を適用したパケット分割組立制御装置の
機能ブロック図、第２図は従来のパケット組立処理部の
機能ブロック図、第３図は本発明の第１の実施例を示す
パケット組立処理部の機能ブロック１女ｊ、第４図は本
発明の第２の実施例を示すパケット組立処理部の機能ブ
ロック図である。
ｌ：パケット分割組立処理装置、２：可変長通信データ
、３：最大長ＩＩ〜ｊ定のパケット、１１コパケット組
〃処理部、１２：パケット分割処理部、３１：制御情報
部、３２：最大長固定のパケットの通イ３データ部、ｌ
ｌｏ＋パケット組立処理プロセッサ、ｌ！ｌ：パケット
受信バッファメモリ、１１２：論理チャネル振り分け部
、１１３：論理チャネル毎に割り当てられたパケット組
立バッファメモリ、！＋４：分割最大長のパケットバッ
ファメモリ基本単位、１１５：論理チャネル毎のパケッ
ト組立中バッファチエイン、１１６：パケット組立完了
通信データバッファチエイン、＋１７：空きバッファチ
エイン、１１８＋バッファメモリ書き込み制御部、１１
９：バッファメモリ読み出し制御部。
第 ２ 図
上位レイヤへ
通信回線から
宝皺回孝（、鯛牟年÷）
一＠？Δマセ
３図
上位レイヤへ
通信回線からFIG. 1 is a functional block diagram of a packet division assembly control device to which the present invention is applied, FIG. 2 is a functional block diagram of a conventional packet assembly processing unit, and FIG. 3 is a packet assembly diagram showing a first embodiment of the present invention. FIG. 4 is a functional block diagram of a packet assembly processing section showing a second embodiment of the present invention. l: Packet division and assembly processing device, 2: Variable length communication data, 3: Packets with maximum lengths II to J, 11-copacket group processing section, 12: Packet division processing section, 31: Control information section, 32: Maximum length 3 data parts of a fixed packet, l
lo+packet assembly processing processor, l! l: Packet reception buffer memory, 112: Logical channel distribution unit, 113: Packet assembly buffer memory allocated for each logical channel, ! +4: Packet buffer memory basic unit with maximum division length, 115: Buffer chain during packet assembly for each logical channel, 116: Packet assembly completed communication data buffer chain, +17: Empty buffer chain, 118 + buffer memory write control unit, 11
9: Buffer memory read control unit. Figure 2 From the communication line to the upper layer From the communication line to the upper layer of ΔMase 3 diagram
Claims (4)
論理チャネルにより多重通信を行い、上記通信相手から
受信した１以上の分割された最大長固定のパケットデー
タを結合して、可変長の有意通信データに組立てるパケ
ット組立方式において、論理チャネル毎に割り当てられ
た複数個のバッファメモリと、該バッファメモリに対し
て論理チャネル毎に受信されたパケットを振り分ける手
段とを設け、分割されたパケットの受信中に、該パケッ
トに含まれる論理チャネル識別情報により上記振り分け
手段を動作させて、パケットを論理チャネル毎に振り分
け、論理多重された分割パケットを論理チャネル別に可
変長通信データに組立てることを特徴とするパケット組
立方式。(1) Simultaneously perform multiplex communication with one or more communication partners via the same physical line using a logical channel, and combine one or more divided packet data with a fixed maximum length received from the communication partners to create a variable-length packet. In a packet assembly method for assembling meaningful communication data, a plurality of buffer memories allocated to each logical channel and a means for distributing received packets for each logical channel to the buffer memory are provided, and the divided packets are During reception, the distribution means is operated according to the logical channel identification information included in the packet to distribute the packet to each logical channel and assemble the logically multiplexed divided packets into variable length communication data for each logical channel. Packet assembly method.
、上記論理チャネル毎に割り当てられた複数個のバッフ
ァメモリの代りに、分割パケットの最大データ長を基本
単位とするバッファメモリの集合で構成された通信デー
タ組立用バッファメモリ群を、多重化された論理チャネ
ルに共通に設け、論理チャネル振り分け手段により振り
分けられた論理チャネル毎のパケットを、論理チャネル
単位の組立状態で保持し、論理多重された分割パケット
を論理チャネル別に可変長通信データに組立てることを
特徴とするパケット組立方式。(2) In the packet assembly method according to claim 1, instead of the plurality of buffer memories allocated to each logical channel, a set of buffer memories each having a maximum data length of a divided packet as a basic unit is configured. A buffer memory group for assembling communication data is provided in common for multiplexed logical channels, and packets for each logical channel distributed by the logical channel distribution means are held in an assembled state for each logical channel, and packets for logical multiplexing are A packet assembly method characterized by assembling divided packets into variable length communication data for each logical channel.
において、上記分割パケットを論理チャネル毎に振り分
け、論理多重された分割パケットを論理チャネル別に可
変長通信データに組立てる場合に、分割された固定長パ
ケットが通信データ単位の最終パケットであることを検
出すると、その有効データ長が固定長分未満であり、か
つ有効データ長情報を固定長パケットに格納し、該パケ
ットの残りの領域に無効データを挿入して固定長パケッ
トが構成されていることを認識して組立てることを特徴
とするパケット組立方式。(3) In the packet assembly method according to claim 1 or 2, when the divided packets are distributed to each logical channel and the logically multiplexed divided packets are assembled into variable length communication data for each logical channel, the divided fixed When it is detected that the long packet is the final packet of the communication data unit, the effective data length is less than the fixed length, and the effective data length information is stored in the fixed length packet, and the remaining area of the packet is filled with invalid data. A packet assembly method that recognizes that a fixed length packet is constructed by inserting a packet and assembles the packet.
において、上記分割パケットを論理チャネル毎に振り分
け、論理多重された分割パケットを論理チャネル別に可
変長通信データに組立てる場合に、分割最大長単位に分
割されたパケットデータはその範囲を示すデリミタを付
与して分割パケットを構成しており、通信データの最終
分割パケットに対しては、該最終分割パケットの有効デ
ータ長が最大長分に満たないとき、有効データ長分のみ
でパケットが構成され、最終パケットのみが可変長であ
ることを認識して組立てることを特徴とするパケット組
立方式。(4) In the packet assembly method according to claim 1 or 2, when the divided packets are allocated to each logical channel and the logically multiplexed divided packets are assembled into variable length communication data for each logical channel, the maximum length of division is The packet data that has been divided into divided packets is configured with a delimiter that indicates the range, and the effective data length of the final divided packet of communication data is less than the maximum length. A packet assembly method is characterized in that a packet is composed of only the effective data length and is assembled by recognizing that only the final packet has a variable length.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265895A JPH03126346A (en) | 1989-10-12 | 1989-10-12 | Packet composing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265895A JPH03126346A (en) | 1989-10-12 | 1989-10-12 | Packet composing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03126346A true JPH03126346A (en) | 1991-05-29 |
Family
ID=17423595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1265895A Pending JPH03126346A (en) | 1989-10-12 | 1989-10-12 | Packet composing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03126346A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996034480A1 (en) * | 1995-04-28 | 1996-10-31 | Qualcomm Incorporated | Method and apparatus for providing variable rate data in a communications system using statistical multiplexing |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222740A (en) * | 1986-03-25 | 1987-09-30 | Mitsubishi Electric Corp | Packet composing and decomposing system |
| JPS63209336A (en) * | 1987-02-26 | 1988-08-30 | Nec Corp | Time division multiplex packet communication system |
| JPS63299632A (en) * | 1987-05-29 | 1988-12-07 | Nec Corp | Packet switching system |
| JPH01175431A (en) * | 1987-12-29 | 1989-07-11 | Nec Corp | Packet communication system |
-
1989
- 1989-10-12 JP JP1265895A patent/JPH03126346A/en active Pending
Patent Citations (4)
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| JPS62222740A (en) * | 1986-03-25 | 1987-09-30 | Mitsubishi Electric Corp | Packet composing and decomposing system |
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| WO1996034480A1 (en) * | 1995-04-28 | 1996-10-31 | Qualcomm Incorporated | Method and apparatus for providing variable rate data in a communications system using statistical multiplexing |
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