JPH03101135U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案に係る実施例、第２図は本考案
に係る他の実施例、第３図は本考案に係る他の実
施例、第４図は従来の突入電流防止回路、第５図
は第１図及び第２図に示す実施例の負荷電圧と時
刻の関係を示す図、第６図は第３図に示す実施例
の負荷電圧と時刻の関係を示す図である。 １，１２，２３，３５……直流電源、２，１３
，２４，３６……負荷、３，１４，２５，３７…
…電源スイツチ、４，１８……ツエナーダイオー
ド、５，１５，２６，２８，３０，３８……抵抗
、６，８，１６，１９，２７，３９……トランジ
スタ、７，９，１７，２０，２９，３１，４０…
…時限回路、１０，１１，２１，２２，３２，３
３，４１……時限信号、３４……ベース電流制限
回路。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 直流電源と負荷との間に接続された第１の
   トランジスタと、このトランジスタに並列に接続
   された抵抗と、直流電源供給の一定時間後に前記
   トランジスタをオンさせる第１の時限回路とを備
   えた突入電流防止回路において、直流電源と前記
   第１のトランジスタとの間に接続された第２のト
   ランジスタと、この第２のトランジスタに並列に
   接続された定電圧素子と、前記第１の時限回路の
   時限時間よりも早く前記第２のトランジスタをオ
   ンさせる第２の時限回路とを備えてなることを特
   徴とする突入電流防止回路。 (2) 直流電源と負荷との間に接続された第１の
   トランジスタと、このトランジスタに並列に接続
   された抵抗と、直流電源供給の一定時間後に前記
   トランジスタをオンさせる第１の時限回路とを備
   えた突入電流防止回路において、前記抵抗に並列
   に接続された定電圧素子と第２のトランジスタと
   の直列回路と、前記第１の時限回路の時限時間よ
   りも早く前記第２のトランジスタをオンからオフ
   させる第２の時限回路とを備えてなることを特徴
   とする突入電流防止回路。 (3) 直流電源と負荷との間に接続された第１の
   トランジスタと、このトランジスタに並列に接続
   された抵抗と、直流電源供給の一定時間後に前記
   トランジスタをオンさせる第１の時限回路とを備
   えた突入電流防止回路において、前記トランジス
   タのベース電流を制限するベース電流制限回路と
   、前記第１の時限回路の時限時間よりも早く前記
   ベース電流制限回路を動作させる第２の時限回路
   とを備えてなることを特徴とする突入電流防止回
   路。