JPH029733B2 - - Google Patents
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- JPH029733B2 JPH029733B2 JP56107023A JP10702381A JPH029733B2 JP H029733 B2 JPH029733 B2 JP H029733B2 JP 56107023 A JP56107023 A JP 56107023A JP 10702381 A JP10702381 A JP 10702381A JP H029733 B2 JPH029733 B2 JP H029733B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
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Description
【発明の詳細な説明】
本発明はI2Lを使つたデイジタル回路とリニア
回路が共存する集積回路に関し、特にデイジタル
回路とリニア回路との間に設けられるインターフ
エイス回路を改良した集積回路に関するものであ
る。[Detailed Description of the Invention] The present invention relates to an integrated circuit in which a digital circuit and a linear circuit using I 2 L coexist, and more particularly to an integrated circuit in which an interface circuit provided between a digital circuit and a linear circuit is improved. It is.
従来の集積回路におけるインターフエイス回路
の一例を第１図に示す。 An example of an interface circuit in a conventional integrated circuit is shown in FIG.
図において、１はI2L（Integrated Injection
Logic）部コレクタ出力端、Ｇ１はI2L1コレクタ
ゲート、２は定電流源、３はインターフエイス部
出力端、Q1，Q2はNPN形トランジスタ、Ｒ１，
Ｒ２，Ｒ３はそれぞれ抵抗値R1，R2，R3を有す
る抵抗、Ｖ１は電圧V1を出力する定電圧源であ
る。ここに定電流源２を流れる電流I1はゲートG1
出力がロー（Low）の時、全てゲートＧ１のコ
レクタに流れるように、またゲートＧ１出力がハ
イ（High）の時、トランジスタＱ１を充分にオ
ンできる値に設定されている。なお、従来回路で
はI2Lの積層化は行なわれていず、単層のみであ
る。 In the figure, 1 is I 2 L (Integrated Injection
Logic) section collector output terminal, G1 is I 2 L1 collector gate, 2 is constant current source, 3 is interface section output terminal, Q 1 and Q 2 are NPN type transistors, R1,
R2 and R3 are resistors having resistance values R1 , R2 , and R3, respectively, and V1 is a constant voltage source that outputs a voltage V1 . Here, the current I 1 flowing through the constant current source 2 is the gate G 1
The value is set so that when the output is low, all of the signal flows to the collector of the gate G1, and when the output of the gate G1 is high, the transistor Q1 can be turned on sufficiently. Note that in the conventional circuit, I 2 L is not laminated, but only in a single layer.
次に、上記の回路の動作を説明する。通常I2L
部の信号は下記のようにリニア部に伝搬される。
I2L部の出力であるゲートＧ１の出力がハイの時、
定電流源２からの電流がトランジスタＱ１のベー
スに供給され、トランジスタＱ１がオンする。こ
れによつて出力端３の電圧はV1・R2／R1＋R2−VBEとな
る。一方、ゲートＧ１の出力がローの時は、トラ
ンジスタＱ１のオン時にトランジスタＱ１のベー
スに充電された電荷と定電流源からの電流がゲー
トＧ１のコレクタに吸い出される。このため、ト
ランジスタＱ１はオフし、インターフエイス部出
力端３の電圧は（R2＋R3）・V1／R1＋R2＋R3−VBEとな
る。し
たがつて、ゲートＧ１出力の信号がインターフエ
イス部出力端３から振幅
V1・R1R3／（R1＋R2）（R1＋R2＋R3）でゲートＧ１の逆
極性
の信号として出力され、I2L部からリニア部に伝
搬される。これは、I2L１ゲートを構成するPNP
トランジスタとNPNトランジスタのうち、NPN
トランジスタのコレクタエミツタ間電圧が0.1V
程度になるまでI2Lはほぼ定電流源として動作し、
トランジスタＱ１のベース・エミツタ間電圧が
0.1Vになるまでベース蓄積電荷を一定電流で急
速に吸込み放電させ、トランジスタＱ１を高速で
カツトオフするためである。 Next, the operation of the above circuit will be explained. Normal I2L
The signal of the section is propagated to the linear section as follows.
When the output of gate G1, which is the output of I 2 L section, is high,
Current from constant current source 2 is supplied to the base of transistor Q1, turning on transistor Q1. As a result, the voltage at the output end 3 becomes V 1 ·R 2 /R 1 +R 2 −V BE . On the other hand, when the output of the gate G1 is low, the charge charged in the base of the transistor Q1 when the transistor Q1 is turned on and the current from the constant current source are sucked out to the collector of the gate G1. Therefore, the transistor Q1 is turned off, and the voltage at the interface output terminal 3 becomes (R 2 +R 3 )·V 1 /R 1 +R 2 +R 3 −V BE . Therefore, the signal of the gate G1 output has an amplitude from the interface section output terminal 3.
V 1 ·R 1 R 3 /(R 1 +R 2 ) (R 1 +R 2 +R 3 ) is output as a signal of opposite polarity to the gate G1, and is propagated from the I 2 L section to the linear section. This is the PNP that makes up the I 2 L1 gate.
Among transistors and NPN transistors, NPN
The collector-emitter voltage of the transistor is 0.1V.
I 2 L operates almost as a constant current source until
The base-emitter voltage of transistor Q1 is
This is to rapidly draw in and discharge the base accumulated charge with a constant current until it reaches 0.1V, and cut off the transistor Q1 at high speed.
ところが、I2L出力端１がｎ（ｎは２以上の整
数）段に積層化されたI2L群のｋ（ｋはｋ≦ｎなる
整数）段目の出力端である場合、I2L出力端１の
ハイレベルはkVBE、ローレベルは（ｋ−１）VBE
となる。このため、I2L出力端電圧はトランジス
タＱ１のエミツタ電圧に対して常に順方向電圧と
なり、トランジスタＱ１のベースに電流が供給さ
れてトランジスタＱ１は常にオンになる。したが
つて、インターフエイス部出力端３の電圧は常に
一定となり、I2L部の信号はリニア部に伝搬され
なくなる。 However, if the I 2 L output terminal 1 is the output terminal of the k-th stage (k is an integer where k≦n) of the I 2 L group stacked in n stages (n is an integer equal to or greater than 2), I 2 The high level of L output terminal 1 is kV BE , the low level is (k-1)V BE
becomes. Therefore, the I 2 L output terminal voltage always becomes a forward voltage with respect to the emitter voltage of the transistor Q1, and current is supplied to the base of the transistor Q1, so that the transistor Q1 is always turned on. Therefore, the voltage at the interface section output terminal 3 is always constant, and the signal at the I 2 L section is no longer propagated to the linear section.
以上のように、従来のインターフエイス回路
は、積層化されたI2L回路には適用できないとい
う欠点があつた。 As described above, conventional interface circuits have the disadvantage that they cannot be applied to laminated I 2 L circuits.
本発明の目的は、ｎ段に積層されたI2Lのｋ段
目のコレクタ出力を所望の出力振幅とバイアスを
もつ信号に変換してリニア素子に伝搬することが
できるインターフエイス回路を有する集積回路を
提供することである。 An object of the present invention is to provide an integrated circuit having an interface circuit capable of converting the collector output of the k-th stage of I 2 L stacked in n stages into a signal having a desired output amplitude and bias, and propagating the signal to a linear element. The purpose is to provide circuits.
本発明は、ｎ段に積層されたI2Lのｋ段目のコ
レクタ出力を、エミツタとコレクタ間に抵抗を接
続したNPN形トランジスタのベースに入力し、
そのエミツタ側をｋ段目のI2LのGNDに接続し、
エミツタ側とｋ段目のI2LのGNDとを同電位とし
た点に特徴がある。 The present invention inputs the collector output of the k-th stage of I 2 L stacked in n stages to the base of an NPN transistor with a resistor connected between the emitter and the collector.
Connect the emitter side to the GND of I 2 L of the kth stage,
The feature is that the emitter side and the GND of the I 2 L of the k-th stage are at the same potential.
以下に、本発明を実施例によつて説明する。第
２図はI2Lが２段に積層化された場合の本発明の
一実施例を示す。図において、１は２層化された
I2Lの２段目のI2L部出力端、２は定電流源、Ｑ
３，Ｑ４はNPN形トランジスタ、Ｑ５はPNP形
トランジスタ、Ｒ５〜Ｒ８はそれぞれ抵抗値R5
〜R8を有する抵抗、Ｖ２，Ｖ３はそれぞれ電圧
V2，V3を出力する定電圧源、３はインターフエ
イス部出力端、４はI2Lの１段目のI2L出力端であ
る。トランジスタQ3のエミツタは、２段目のI2L
のGND（＝１段目のインジエクタ）に接続されて
いる。定電流源２を流れる電流I1はトランジスタ
Ｑ３を充分にオンすることができ、また、ゲート
Ｇ３のコレクタに充分に引込まれ、トランジスタ
Ｑ３をオフできるような値に設定されている。 The present invention will be explained below with reference to Examples. FIG. 2 shows an embodiment of the present invention in which I 2 L is laminated in two stages. In the figure, 1 is two-layered
The output terminal of the I 2 L section of the second stage of I 2 L, 2 is a constant current source,
3. Q4 is an NPN transistor, Q5 is a PNP transistor, and R5 to R8 each have a resistance value of R 5
~Resistor with R 8 , V2, V3 are voltages respectively
A constant voltage source outputs V 2 and V 3 , 3 is an interface section output terminal, and 4 is an I 2 L output terminal of the first stage of I 2 L. The emitter of transistor Q 3 is the second stage I 2 L
is connected to GND (=1st stage injector). The current I1 flowing through the constant current source 2 is set to a value that can sufficiently turn on the transistor Q3, and is sufficiently drawn into the collector of the gate G3 to turn off the transistor Q3.
ゲートＧ３入力、即ちゲートＧ３を構成する
NPNトランジスタＱ６のベース入力がロー（＝
２段目I2LのGND）の時、ゲートＧ３のNPNト
ランジスタＱ６はオフになり、定電流I1はトラン
ジスタQ3のベース領域に流れ込む。このため、
トランジスタＱ３はオンにされる。一方、ゲート
Ｇ３のPNPトランジスタＱ７のコレクタから流
れる電流がゲートＧ３のNPNトランジスタＱ６
のベースに供給される時には、NPNトランジス
タQ6はオンになり、ゲートＧ３のコレクタ出力
はロー（＝２段目I2LのGND）となる。このた
め、定電流I1とトランジスタＱ３のベースに充電
されていた電荷はゲートＧ３のコレクタから全て
吸い込まれ、トランジスタＱ３はオフにされる。
これはトランジスタＱ３のエミツタ電位と２段目
のI2LのGND電圧とが接続されているため、これ
らの電位が同電位となり、従来例で説明したよう
に、ゲートＧ３のNPNトランジスタＱ６が定電
流源として働き、トランジスタＱ３を高速にカツ
トオフするためである。したがつて、トランジス
タＱ３は高速動作が可能となる。 Gate G3 input, i.e. configures gate G3
The base input of NPN transistor Q6 is low (=
When the second stage I2L is GND), the NPN transistor Q6 of the gate G3 is turned off, and the constant current I1 flows into the base region of the transistor Q3 . For this reason,
Transistor Q3 is turned on. On the other hand, the current flowing from the collector of the PNP transistor Q7 of the gate G3 is
When supplied to the base of , the NPN transistor Q 6 is turned on and the collector output of the gate G 3 becomes low (=GND of the second stage I 2 L). Therefore, the constant current I 1 and the electric charge that has been charged in the base of the transistor Q3 are all absorbed from the collector of the gate G3, and the transistor Q3 is turned off.
This is because the emitter potential of the transistor Q3 and the GND voltage of the second stage I 2 L are connected, so these potentials become the same potential, and as explained in the conventional example, the NPN transistor Q6 of the gate G3 is stabilized. This is because it functions as a current source and quickly cuts off the transistor Q3. Therefore, transistor Q3 can operate at high speed.
本実施例では、PNPトランジスタＱ５、定電
圧源Ｖ２，Ｖ３および抵抗Ｒ５は、抵抗Ｒ５の抵
抗値によつて電流値が決まる定電流源回路を構成
している。このため抵抗Ｒ６に流れる電流は一定
となり、トランジスタＱ３のオン、オフにもかか
わらず、図のａ点におけるインターフエイス部か
らI2L部へ流れ込む電流も一定となる。したがつ
てリニア部からI2L部への影響はない。 In this embodiment, the PNP transistor Q5, the constant voltage sources V2 and V3, and the resistor R5 constitute a constant current source circuit whose current value is determined by the resistance value of the resistor R5. Therefore, the current flowing through the resistor R6 remains constant, and the current flowing from the interface section to the I 2 L section at point a in the figure also remains constant regardless of whether the transistor Q3 is on or off. Therefore, there is no influence from the linear section to the I 2 L section.
また、一般にI2Lはインジエクタ電流が多い程
高速動作する。このため、I2Lの１段目のインジ
エクタ電流と２段目のインジエクタ電流を等しく
して、I2Lの１段目と２段目の動作速度を等しく
することが望ましい。本実施例の回路で２段目の
I2L1個あたりのインジエクタ電流と１段目のI2L1
個あたりのインジエクタ電流に差が生じる場合
は、１段目のI2Lの個数を増やすことによりI2L1
個あたりのインジエクタ電流を等しく調整でき、
I2Lの動作速度を一定に保つことができる。 Furthermore, in general, I 2 L operates faster as the injector current increases. Therefore, it is desirable to equalize the injector current of the first stage of I 2 L and the injector current of the second stage of I 2 L, and to equalize the operating speeds of the first stage and second stage of I 2 L. In the circuit of this example, the second stage
Injector current per I 2 L and first stage I 2 L1
If there is a difference in the injector current per injector, increase the number of I 2 L in the first stage to increase the I 2 L1
Each injector current can be adjusted equally,
The operating speed of I 2 L can be kept constant.
また上記Ｒ６を流れる電流が一定となるため、
抵抗Ｒ６の値により、インターフエイス出力端３
に所望のバイアスを設定でき、抵抗Ｒ７の値によ
り所望の振幅を出力端３に簡単に得ることができ
る。 Also, since the current flowing through R6 is constant,
Depending on the value of resistor R6, interface output terminal 3
A desired bias can be set at the output terminal 3, and a desired amplitude can be easily obtained at the output terminal 3 by changing the value of the resistor R7.
第３図は本発明の第２実施例であり、ｎ段に積
層されたI2Lのｋ段目のゲートから出力を取り出
すようにした回路を示す。図において、４ａ，４
ｂ，４ｃはそれぞれI2Lのｎ段目、２段目、１段
目のI2L部出力端、Ｖ５〜Ｖ７は定電圧源、Ｒ９
〜Ｒ１２は抵抗、Ｑ７はPNPトランジスタ、Ｑ
６，Ｑ８はNPNトランジスタ、Ｇ７〜Ｇ１４は
ゲートを示し、これら以外の符号は第２図と同じ
ものを示す。 FIG. 3 shows a second embodiment of the present invention, and shows a circuit in which the output is taken out from the gate of the k-th stage of I 2 L stacked in n stages. In the figure, 4a, 4
b, 4c are the output terminals of the I 2 L section of the nth stage, second stage, and first stage of I 2 L, respectively, V5 to V7 are constant voltage sources, and R9
~R12 is a resistor, Q7 is a PNP transistor, Q
6 and Q8 are NPN transistors, G7 to G14 are gates, and the other symbols are the same as in FIG. 2.
本実施例においては、トランジスタＱ６のエミ
ツタはｋ段目I2L群のGND（＝（ｋ−１）段目I2L
のインジエクタ）に接続されている。したがつ
て、第２図で説明したように、トランジスタＱ６
のエミツタ電位とｋ段目のI2LのGNDが同電位と
なり、トランジスタＱ６は高速にカツトオフする
ことが可能となる。このため、トランジスタＱ６
を高速動作することができる。しかも抵抗Ｒ１
０，Ｒ１１を適当な値に設定することにより、ｋ
段目I2Lの出力信号はインターフエイス出力端３
より所望のバイアス、振幅をもつ信号に変換され
て出力される。 In this embodiment, the emitter of the transistor Q6 is connected to the GND of the k-th stage I 2 L group (=(k-1) stage I 2 L
injector). Therefore, as explained in FIG.
The emitter potential of and the GND of I 2 L in the k-th stage are at the same potential, and the transistor Q6 can be cut off at high speed. Therefore, transistor Q6
It can work fast. Moreover, resistance R1
By setting 0 and R11 to appropriate values, k
The output signal of stage I 2 L is interface output terminal 3
The signal is converted into a signal with a desired bias and amplitude and output.
以上のように、本実施例はI2L群のｋ段目のI2L
出力を入力とするNPNトランジスタＱ６のエミ
ツタをｋ段目I2L群のGNDに接続しているので、
ｎ段に積層化されたI2L群のｋ段目のI2L出力をイ
ンターフエイス出力端３を介してリニア部に伝搬
することができる。なお本実施例の回路でインタ
ーフエイス部出力端３からの信号のバイアスと振
幅を決める回路で、定電流源回路を用いたが、定
電圧源回路もしくは電源電圧を用いても、I2L部
に流れ込む電流値にほとんど差はなく、I2L部動
作に問題はない。 As described above, in this embodiment, the k-th stage I 2 L of the I 2 L group
Since the emitter of NPN transistor Q6 whose output is input is connected to the GND of the k-th stage I 2 L group,
The I 2 L output of the k-th stage of the I 2 L group stacked in n stages can be propagated to the linear section via the interface output end 3. Note that in the circuit of this embodiment, a constant current source circuit is used in the circuit that determines the bias and amplitude of the signal from the interface section output terminal 3, but even if a constant voltage source circuit or power supply voltage is used, the I 2 L section There is almost no difference in the current value flowing into the I 2 L section, and there is no problem with the operation of the I 2 L section.
第４図は本発明の第３実施例であり、インター
フエイス出力端３からの信号のバイアスと振幅を
決める回路に定電圧源回路を用いたものである。
図において抵抗Ｒ１３，Ｒ１４，Ｒ１５は出力信
号の振幅とバイアスを与えるものである。抵抗Ｒ
１３〜Ｒ１５には大電流を流す必要がないため、
これらの抵抗の抵抗値は数ＫΩから10数ＫΩと大
きくとられている。したがつて、トランジスタ
Q9がオンからオフ、あるいはオフからオンに切
り替わつても、抵抗Ｒ１４に流れる電流はほとん
ど変化せず、（ｋ−１）段以下のI2L群の動作にほ
とんど影響はでない。 FIG. 4 shows a third embodiment of the present invention, in which a constant voltage source circuit is used as a circuit for determining the bias and amplitude of the signal from the interface output terminal 3.
In the figure, resistors R13, R14, and R15 provide the amplitude and bias of the output signal. Resistance R
Since there is no need to pass a large current through 13 to R15,
The resistance values of these resistors are set to be large, ranging from several kilohms to several tens of kilohms. Therefore, the transistor
Even when Q 9 is switched from on to off or from off to on, the current flowing through resistor R14 hardly changes, and the operation of the I 2 L groups below (k-1) stages is hardly affected.
第５図は本発明の第４実施例であり、負荷とな
る定電流源にI2L部におけるPNPトランジスタＱ
１４を利用したものである。 FIG. 5 shows a fourth embodiment of the present invention, in which a PNP transistor Q in the I 2 L section is used as a constant current source as a load.
14.
I2L部におけるPNP形トランジスタＱ１４は、
ラテラル（横）形PNPトランジスタで、I2Lゲー
トのコレクタ部分を除いたベース領域だけをイン
ジエクタに対向させるだけで簡単に作ることがで
きる。したがつて、リニア素子を使用してつくる
定電流源２と比較すると、素子数が減りチツプ面
積が少なくて済み、回路構成が簡単になるという
利点がある。更に温度特性などによるI2Lゲート
のインジエクタ電流の変動とともにPNPトラン
ジスタＱ１４の電流も比例して変動するので、よ
り安定にNPNトランジスタＱ１２をオン、オフ
させることができる。 The PNP transistor Q14 in the I 2 L section is
It is a lateral type PNP transistor that can be easily made by simply placing the base region of the I 2 L gate (excluding the collector portion) facing the injector. Therefore, compared to the constant current source 2 made using linear elements, there are advantages in that the number of elements is reduced, the chip area is reduced, and the circuit configuration is simplified. Furthermore, as the injector current of the I 2 L gate changes due to temperature characteristics and the like, the current of the PNP transistor Q14 also changes proportionally, so the NPN transistor Q12 can be turned on and off more stably.
以上のように、本発明によれば、積層化された
I2L回路の各階層からの出力をベース入力とする
NPNトランジスタのエミツタを、その各々の階
層のI2L回路のGNDに接続するだけで、I2L回路
の各階層からの出力を所望の出力振幅とバイアス
をもつ信号に変換して、リニア素子に伝搬するこ
とができる。また、本発明による集積回路は、素
子の増加をまねくことなく、高周波に対しても動
作可能で、しかもI2Lの耐圧として0.7V程度で動
作できるという効果もある。 As described above, according to the present invention, the laminated
Use the output from each layer of the I2L circuit as the base input
By simply connecting the emitter of the NPN transistor to the GND of the I 2 L circuit in each layer, the output from each layer in the I 2 L circuit is converted into a signal with the desired output amplitude and bias, and the linear element can be propagated to. Further, the integrated circuit according to the present invention has the advantage that it can operate at high frequencies without increasing the number of elements, and can operate at an I 2 L breakdown voltage of about 0.7V.
また、本発明によれば、I2Lの出力端のNPNト
ランジスタとインターフエイス部のNPNトラン
ジスタとのベース・エミツタ電圧のばらつきや温
度特性等の影響を殆どなくすことができるという
効果もある。 Further, according to the present invention, it is possible to almost eliminate the effects of base-emitter voltage variations and temperature characteristics between the NPN transistor at the output end of I 2 L and the NPN transistor in the interface section.
第１図は単層のI2Lとリニア回路とが共存する
従来の集積回路の回路図、第２〜５図はそれぞれ
本発明の一実施例の回路図である。
１……I2L部出力端、２……定電流源、３……
インターフエイス部出力端。
FIG. 1 is a circuit diagram of a conventional integrated circuit in which a single-layer I 2 L and a linear circuit coexist, and FIGS. 2 to 5 are circuit diagrams of an embodiment of the present invention, respectively. 1...I 2 L part output terminal, 2... Constant current source, 3...
Interface section output end.
Claims (1)
た複数のインジエクタ用のPNPトランジスタを
ｎ（ｎ≧２なる整数）段有すると共に、ｋ（２≦ｋ
≦ｎ）段目の前記PNPトランジスタのベースと
（ｋ−１）段目のPNPトランジスタのエミツタと
が接続されたI2L回路、リニア回路およびこれら
の回路の間に設けられたインターフエイス回路と
を混載した集積回路において、前記インターフエ
イス回路が、ｋ段目のI2LのGNDに接続されたエ
ミツタを有するｋ段目のNPNトランジスタのコ
レクタ出力端にベースが接続され、エミツタがｋ
段目のI2LのGNDに接続され、さらにコレクタが
第１の抵抗を介して電源回路に接続されたNPN
トランジスタ、該ベースに接続された負荷となる
定電流源、および該NPNトランジスタのコレク
タとエミツタ間に接続された第２の抵抗を具備し
たことを特徴とする集積回路。1 It has n (an integer where n≧2) stages of PNP transistors for a plurality of injectors whose emitters and bases are each connected in common, and k (2≦k
≦ An I 2 L circuit in which the base of the PNP transistor in the n)th stage and the emitter of the PNP transistor in the (k-1)th stage are connected, a linear circuit, and an interface circuit provided between these circuits. In the integrated circuit, the interface circuit has a base connected to the collector output terminal of a k-th stage NPN transistor having an emitter connected to the GND of the k-th stage I 2 L, and the emitter is connected to the k-th stage NPN transistor.
NPN connected to the GND of I 2 L in the first stage and whose collector is further connected to the power supply circuit via the first resistor.
What is claimed is: 1. An integrated circuit comprising: a transistor; a constant current source serving as a load connected to the base; and a second resistor connected between the collector and emitter of the NPN transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107023A JPS589357A (en) | 1981-07-10 | 1981-07-10 | Integrated circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP56107023A JPS589357A (en) | 1981-07-10 | 1981-07-10 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589357A JPS589357A (en) | 1983-01-19 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56107023A Granted JPS589357A (en) | 1981-07-10 | 1981-07-10 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589357A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04125137U (en) * | 1990-12-10 | 1992-11-16 | 篠原精機株式会社 | Humidifier |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991345A (en) * | 1972-12-29 | 1974-08-31 | ||
| JPS5314532A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Semiconductor ic circuit unit |
-
1981
- 1981-07-10 JP JP56107023A patent/JPS589357A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991345A (en) * | 1972-12-29 | 1974-08-31 | ||
| JPS5314532A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Semiconductor ic circuit unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04125137U (en) * | 1990-12-10 | 1992-11-16 | 篠原精機株式会社 | Humidifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS589357A (en) | 1983-01-19 |
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