JPH028937A - シリコン コンパイラ方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔１］緒言 （１，１）発明の背景 本発明はシリコン　コンパイラ方法に関するものである
。シリコン　コンパイラは、集積回路により実行すべき
機能が特定される場合、この種集積回路用のシリコン　
レイアウトを生成するに必要なステップのシーケンスで
ある。本発明はシリコンの使用に限定されるものでなく
、例えば、ガリウム砒素の場合のように、他の基板材料
を使用する場合にも、同じ技術が適用される。このよう
なシリコン　コンパイラは、狭義的には爾後におけるレ
イアウトの生産を単体化し、直進的にする手法をもたら
す。この場合、このような生産にはトランジスタの大き
さ、処理パラメータおよび他の基本量の挿入を含む。ま
た、本発明はシリコンコンパイラ装置にも関するもので
ある。実際上、コンパイラ方法の種々の部分は容易に手
で実行することが可能であるが、この種装置の心臓部は
マン・マシン会話および特定のシリコン　コンパイラ　
プログラムを実行するための周辺装置を含む汎用オペレ
ーティング　システムを有するコンピュータである。シ
リコン　コンパイラ装置の機能は、特定のデジタル計算
を限定する原始テキストを受容し、それから集積回路レ
イアウトの詳細な描写を生成することにより、集積回路
が事前に決められた計算を実行しうるようにすることで
ある。

ここで、原始テキストを表現する言語は明白な平行性に
対する構造を与えるほか、明白な順次性を与えるものと
する必要がある。このような言語はしばしば無条件並行
言語（ｉｍｐｅｒａｔｉｖｅ−ｃｏｎｃｕｒｒｅｎｔｌ
ａｎｇｕａｇｅ）　と呼ばれ、例として、広く知られて
いる言語ＯＣＣＡＭ、　Ａｄａ、　Ｃ５ＰおよびＣＣＳ
がある。設計者はこれらの言語でどのような補助計算を
並行的に実行し、どのような補助計算を直列的に実行す
る必要があるかを表現することができる。また、これら
２つの特徴の組合せにより、シリコン　コンパイラ方法
にアーキテクチャ−の自由度を与え、意図する目的（タ
ーゲット）レイアウトに対する選択を与えることを可能
にしうろことが分る。無条件並行言語の木質的特徴を現
わす２つの小言語（“ｃｐ−ｏ”および“ＣＰ−１”）
に関しては、第３節に記載することにする。

（１，２）説明の要約 本発明の目的は、無条件並行言語で原始テキスト上で作
動し、かつ融通性を最大に保持し、価格とマンチした結
果を許容しながら、ＶＬＳ　Ｉレイアウトを作製しうる
ようなシリコン　コンパイラ方法および装置を提供しよ
うとするものである。この目的はシリコン　コンパイラ
装置により実現できる。このような組合せ装置はともに
生産プロセスを構成する部分サービスの連続を与え、か
つそれ自体で集積回路を開発し、設計するための強力な
ツールを意味する。“シリコン　コンパイラ“°なる語
句は、レイアウトを作製しうる種々のセ・ントアップ用
として早くから漠然と使用されてきたが、それらの情況
においては、システムの垂直集積および種々の算術構造
の可能性の双方が極端に制限されていた。本発明による
ときは、きわめて広範囲の入力アルゴリズムを受入れる
ことができ、また可能な実現技術上の制約もきわめて僅
かである。

さらに、本発明方法を適用することにより正確に作動す
る回路を生成することが可能となり、したがって、プロ
セシング付き（再）設計サイクル（（ｒｅ）ｄｅｓｉｇ
ｎ−ｃｕｍ−ｐｒｏｃｅｓｓｉｎｇ　ｃｙｃｌｅ）を通
しての所要サイクル数が少なくなる。ただし、そのため
の代償としては、シリコン面積の幾分の増加もしくは作
動速度の幾分の低下が考えられる。

（１，３）発明の他の局面 本発明の中心的局面を表わすものとしては、特に抽象回
路（ａｂｓｔｒａｃｔ−ｃｉｒｃｕｉ　ｔ）の提供であ
ると考えられる。したがって、本発明は抽象回路表現を
与えるためのモジュールにも関するものである。

また、本発明は上述のモジュールにより生成される抽象
回路にも関するものである。この種回路はレイアウト製
造の中間生産物とすることができる。この場合、抽象回
路は生成プロセス内で実行すべき任意の後のステップと
は無関係である。

また、本発明は上記により生成される電子回路にも関す
る。この場合、抽象回路の使用は構造的および幾何学的
にそれから抽出した電子回路の特殊な特性への翻訳を行
う。

また、本発明は上記により生成されるリセットフリー電
子回路にも関する。この場合は、抽象回路表現の暗黙初
期設定機構により、リセット　ハードウェアを必要とし
ない。

（１，４）実施例について 以下図面により本発明を説明する。

一般に、シリコン　コンパイラ　プログラムがラン（実
行）しているコンピュータに関しては、−殻構造である
ため、その説明は省略することにする。また、シリコン
　コンパイラ　プログラムのある部分を活性または不活
性とし、かつ、このような部分間における種々のレベル
での相互同期を制御するオペレーティング　システムも
一般の多重処理オペレーティング　システムであるので
、便宜および簡単のためこの種コンピュータおよびオペ
レーティング　システムに関しては詳細な説明は省略す
ることにする。

〔２，］シリコン　コンパイラ装置の構造第１図はシリ
コン　コンパイラ　プログラムの一実施例の分解図で、
各モジュールはブロックにより表示し、入力または出力
操作は矢印を用いてそれにリンクさせるようにしている
。ブロック２０゜４０、４２の各々はさらに２つのブロ
ックに分解する。

ブロック２０は全体としてシリコン　コンパイラプログ
ラムを表わす。最初の次のブロックは原始テキストを受
信するソース　アナライザ２４である。

このアナライザ　モジュールは語句分析、構文分析およ
び意味分析を実行する。これは原始言語の良く構成され
たキャラクタのため直進的（ストレートフォワード）オ
ペレーションである。この分析により、いわゆる木構造
（２６）が生成される。前記木構造は、原始プログラム
の抽象的表現で、依然として原始言語の概念に限定され
ている。この分析は意図するＩＣ技術により表わされる
ような目的言語とは完全に無関係である。したがって、
ここで必要とするコンパイラ技術は汎用キャラクタを有
するを可とし、シリコン　コンパイラに特定のものでは
ないので、ここではその説明を省略することにする。

高いレベルの階層上では、シリコン　シンセサイザ　モ
ジュール４２は回路シンセサイザ　モジュール４０とレ
イアウト　シンセサイザ　モジュール３６に分解される
。前者は具体回路（ｃｏｎｃｒｅｔｅｃｉｒｃｕｉｔ）
　３４を与え、後者はそれからＶＬＳＩレイアウト３８
を与える。長い相互接続線に固有の容量を駆動するため
の付加的駆動装置の提供のようなある種の低レベル　タ
スクはレイアウト　シンセサイザモジュールに属する。

具体回路３４は、例えば、ＣＭＯ３技術におけるトラン
ジスタ、ＴＴＬ技街におけるゲート回路またはＡＮＤ、
　ＯＲ等のように技術実現に無関係の基本的論理表現に
よるような任意の相応した表現を有するを可とする。こ
のような表現および種々の低レベル　タスクをレイアウ
ト　シンセサザ　モジュール３６に与えることにより、
前記モジュールの作動は直進的（ストレートフォワード
）翻訳となる。ＶＬＳ　Ｉレイアウトは、プロンタ用の
一連の命令のような種々の異なる方法で出力することが
できるが、本来的には上記の方法が一般的である。

回路シンセサイザ　モジュール４０はさらに２つの部分
的な回路シンセサイザ　モ：゛；ニールに分解される。

第１モジユール２８は木構造をいわゆる抽象回路３０に
変換し、第２モジユール３２はそれから具体回路を生成
する働きをする。抽象回路は、抽象チャネルにより相互
接続され、かつ一定の構成ルールを満足するような基本
構成素子よりなる回路網である。

モジュール３２は抽象回路から具体回路３４への変換を
行う。この変換は予定されるＶＬＳ１回路に関する種々
の技術的選択の制約のもとで行われる。主要な選択は、 タイミング機構（すなわち、刻時、非同期または遅延不
惑） 回路形式（すなわち、動的論理、静的論理）技術実現（
すなわち、バイポーラ、　ＭＯＳまたはガリウム砒素） に関してなされる。

抽象回路から具体回路への変換は直進的（ストレート　
フォワード）とし、抽象回路のエレメントを次の各項に
したがって具体回路の対応するエレメントに翻訳する。

抽象回路の各チャネルを具体回路内の物理的相互接続、
すなわち、ワイヤの束に翻訳する。ワイヤの数は、チャ
ネルに沿ってどの値を通信するかに依存し、かつその値
の幅に依有する。

抽象回路のバラメタライズされていない各基本構成素子
を具体回路の固定補助回路に翻訳する。

抽象回路のパラメタライズされた各基本構成素子を規則
正しい方法で複数の固定回路部分よりなる具体回路の補
助回路に翻訳する。

〔３，］通信プロセス 無条件並行プログラミング言語の一例としては、ＣＰ−
０（’“通信プロセス−レベル０”）がある。抽象回路
はｃｐ−１（“通信プロセスーレベルビ°）で記述され
る。これはｃｐ−ｏと類似であるが、根本的に異なる′
°インターバルパセマンティックスを有する言語である
。

抽象回路および抽象回路合成のセクションに関しては以
下のｃｐ−ｏおよびＣＰ−１の説明を参照されたい。

（３，１〕ＣＰ−０ まず始めにｃｐ−ｏの構文につき説明する。ｃｐ−ｏは
木来広く公表され、研究されている言語ｃｓｐのサブセ
ットである。

（Ｃ，Ａ、Ｒ，Ｈｏａｒｅ著ｒｃｏｍｍｕｎｉｃａｔｉ
ｎｇ　５ｅｑｕｅｎｔｉａｌＰｒｏｃｅｓｓｅｓ　ＪＣ
ｏｍｍｕｎｉｃａｔｉｏｎｓ　ｏｆ　ｔｈｅ　ＡＣＭ誌
２Ｈ８）、　１９７８年第６６６−６７７頁所載および Ｃ，Ａ、Ｒ，Ｈｏａｒｅ著ｒｃｏｍｍｕｎｉｃａｔｉｎ
ｇ　５ｅｑｕｅｎｔｉａｌＰｒｏｃｅｓｓｅｓ　ＪＰｒ
ｅｎｔｉｃｅ−Ｈａｌｌ　Ｉｎｔｅｒｎａｔｉｏｎａ１
社発行５ｅｒｉｅｓ　ｉｎ　Ｃｏｍｐｕｔｅｒ　５ｃｉ
ｅｎｃｅ、　１９８５年所載を参照。） 一般に次の６つの構文的カテゴリーが使用される。

定数（ｃｏｎｓ　ｔａｎ　ｔｓ）のセントＣｏｎ５ｔ　
　（標準エレメントｋ）、 変数（ｖａｒｉａｂｌｅｓ）のセットＶａｒ　　（標準
エレメント　Ｘ　）　、 式（ｅｘｐｒｅｓｓｉｏｎ）のセットＥｘｐ　　（標準
エレメントＥ、　　Ｅ、、　　Ｅ、）、 プール演算式（ｂｏｏｌｅａｎ　ｅｘｐｒｅｓｓｉｏｎ
）のセントＢｅｘｐ　（標準エレメントｇ）、 チャネル（ｃｈａｎｎｅ１）のセットＣｈａｎ　（標準
エレメントａ４）および コマンド（ｃｏｍｍａｎｄｓ）のセットＣｍｄ　　（標
準エレメントＳ、　Ｓｏ、Ｓ＋） 第２図はコマンドおよび式の生成ルール（Ｐｒｏｄｕｃ
ｔｉｏｎ　ｒｕｌｅ）を与えるものである。また、この
図はコマンドＳの内部および外部チャネル（それぞれＩ
ｎ　ｔＣｈａｎ　（Ｓ）およびＥｘ　ｔｃｈａｎ　（Ｓ
）　）の定義をも与える。ｃｐ−ｏプログラムはコマン
ドである。

以下、種々のコマンド形状を（操作的および非公式に）
説明する。

５ｋｉｐ　　はアトミック　コマンド（ａｔｏｍｉｃ　
ｃｏｍｍａｎａ５）である。その実行はなんらの影苦も
与えないが、首尾よく終る。

５ｔｏｐ　　はこれもアトミック　コマンドである。

その実行はなんらの影響も与えないが、終了しない。

Ｃ！　はいわゆるノンプツト　コマンド（ｎｏｎｐｕｔ
ｃｏｍｍａｎａ５）である。その実行は対応するノンプ
ツトコマンドＣ？との同期と等価である。ノンプツト　
コマンド間の通信はノンバリュー　コミュニケーション
（ｎｏｎ−ｖａｌｕｅ　ｃｏｍｍｕｎｉｃａｔｉｏｎ）
およびアンブイレフテッド（ａｎｄｉｒｅｃｔｅａ５）
　　コミュニケーションと呼ばれる。ＣＰと０１間の示
唆される非対称は人為的なもので、その導入はＣＰ−１
への翻訳の表現を容易にする。

ｃ？ｖ　　はインプット　コマンドで、その実行は２つ
の効果を有する。すなわち、対応するアウトプット　コ
マンドｃ！Ｅとの同期ならびに変数ｖへの出力式（ｏｕ
ｔｐｕｔ　ｅｘｐｒｅｓｓｉｏｎ）　Ｅの値の割当であ
る。インプット　コマンドとアウトプント　コマンド間
の通信はバリュー　コミュニケーション（ｖａｌｕｅ　
ｃｏｍｍｕｎｉｃａｔｉｏｎ）およびデイレクテンド（
ｄ　１ｒｅｃ　ｔｅａ５）コミュニケーション（すなわ
ち出力から入力への）と呼ばれる。

ｃ！Ｅ　　はアウトプット　コマンドである。（上記参
照）。

ｖ：＝Ｅ　　は割当コマンド（ａｓｓｉｇｎｍｅｎｔ　
ｃｏｍｍａｎａ５）で、その実行徐変数Ｖは式Ｅの値を
有する。

Ｓｏ　；　Ｓ＋　　はコマンドＳ０およびＳ、の順次的
実行である。

Ｓ、、　Ｓ、　　はコマンドＳ０およびＳｌの並行的実
行で、コマンドは条件ｃｏｎｄ　（Ｓｏ＋　Ｓ＋）を満
足するものでなければならない（第２図参照）。

ｇ　＝Ｓｏ　ＩＩ　＝　ｇ　−５＋　　はＳｏ（ｇがホ
ールド状態の場合）またはＳ＋（−＋ｇがホールド状態
の場合）のいずれかの実行に等しい （ｇ→ＳＯ）“　；−１ｇ→Ｓ１　　はＳｏ（ｇがホー
ルド状態の間）の０．１またはそれ以上の実行および後
続のＳ、の実行に等しい。

＊Ｓ　　は　　（ｔｒｕｅ−＋Ｓ　）”　　；　ｆａｌ
ｓｅ　　−＋５ｋｉｐ　　に対する略号で、Ｓをパ永久
に（ｆｏｒｅνｅｒ）　’“繰返すことに等しい。

通信活動には、包含される双方のプロセスの同時参加を
必要とするので、各通信事象が実際に起る場合には持続
時間なしの瞬間的アトミック行動とみなさなければなら
ない。ｃｐ−ｏにおける通信は、通信することのイニシ
アティブに関し完全に対称である。ただし、通信の方向
に関しては非対称性が存在しうろこと勿論である。

さらに、通常の方法で括弧を使用するようにし、また、
種々の２項演算子のパインディング　パワ（たばねる力
）は、バー゛°１じから矢印°“→　。

セミコロン°“；゛からコンマ“”、　”　　（すなわ
ち大きい記号から小さい記号）の方向に増加するものと
する。また、単項演算子としての星印は最高のパインデ
ィング　パワを有する。

Ｂｅｘｐの構文はＥｘｐのそれである。ここで、（プー
ル演算）式は基本的種類のもの（Ｐａｓｃａｌのような
プログラミング言語での表現参照）で、特に、それらは
サイド効果（ｓｉｄｅ　ｅｆｆｅｃｔ）を有せず、また
それらの評価は常に終結するものと仮定する。

この場合、式は定数（すなわち、ｔｒｕｅ、　０．４ｍ
ａｘｉｎｔ＋　　φ）の形、変数の形を有するか、単項
演算子（すなわち、ｎｏｔ　）　、もしくは２項演算子
（すなわち、へ、Ｖ、＝、≠、≦、　ｍａｘ、　ｍｉｎ
、　＋。

、　　札ｄｉｖ、（、ｕおよびＤ）を用いたさらに基本
的な式により構成される。また、あるデータタイピング
の形および形式強制もとられる。

ｃｐ−ｏはその基幹となる特徴を表示する目的のためき
わめて小さく保持するようにするが、ｃｐ−ｏプログラ
ミングの便宜性を高めるため、多くの拡張や記号法的略
号が考えられる。以下に、短かい、不完全なリストを記
す。

チャネル　ネーム用の適当なりネーミング機能ヲ有する
マルチプル　インスタンシェーション（ｍｕｌｔｉｐｌ
ｅ　１ｎｓｔａｎｔｉａｔｉｏｎ）およびプログラム構
成（構成素子またはプロセス参照）目的用コマンドのネ
ーミング （プール演算）式（関数参照）のネーミング名前のスコ
ーピング（範囲） データ形式（Ｐａｓｃａｌ参照）の導入並列割当、並列
入力および並列出力の導入放送の導入 汎用保護コマンドもしくはケース　コマンドの導入 テール再帰的（ｔａｉｌ−ｒｅｃｕｒｓｉｖｅ）コマン
ドの導入 これらの拡張（ｅｘｔｅｎｓｉｏｎ）は根本的な問題な
しに抽象回路合成法内に収納することができる。

（３，２）　ＣＰ−１ ＣＰ−１はｃｐ−ｏに類似の小さい無条件並行言語であ
る。ｃｐ−ｏとＣＰ−１の間の根本的差異は、通信の構
造にある。すなわち、ｃｐ−ｏにおいては、通信は（通
信することのイニシアティブに関して）対称的かつ瞬時
的事象であるが、ＣＰ−１においては通信は持続時間を
有し、非対称インターバルにより表わされる。この非対
称と持続時間の双方は通信の物理学により近い一致を示
す。さらに、非対称インターバルは対称事象より多くの
方法で適時に配列することができ、これらの付加的配列
はきわめて有用である。

通信は受動的または能動的のいずれかである。

能動的通信はプロセスにより始まり、受動的通信はプロ
セスの環境により始まる。この差別は入力と出力間の差
別とは無関係であり、したがって、受動入力、能動入力
、受動出力および能動出力を有することが可能である。

ＣＰ−１コマンドにおいては、受動的（能動的）通信は
受動的（能動的）通信コマンドと提携する。プロセスは
能動的通信専用として、あるいは受動的通信専用として
１つのチャネルを使用する。したがって、能動チャネル
および受動チャネルに関しても言及することにする。

能動的および受動的通信コマンドの合成（ｃｏｍｐｏｓ
ｉｔｉｏｎ）は正確な実現に対し制限がある。

すなわち、受動入力の後に能動入力が配置される順次的
構成を実現する場合には、双方の通信の厳密な逐次的オ
ーダーを保証することは困難である。

これらの制限を形式化するため、受動的（能動的）通信
コマンドの他の（構造化）コマンドに対する概念を一般
化するようにしており、第３図に大部分の制限を構文的
に示している。図示のように、コマンドに対しては、６
つの構文的カテゴリーすなわち、Ｓ：。６．（能動的通
信コマンド）　、Ｓ；ｙｎｃ（能動的同期コマンド）、
Ｓ”（能動的コマンド）、Ｓ；。＋１１１＋１　（受動
的通信コマンド）　、Ｓ”５ｙｎｃ　（受動的同期コマ
ンド）、およびＳｏ（受動的コマンド）を導入する。こ
の場合、受動的コマンドはＳｏのように丸印を右肩に付
して表示し、能動的コマンドはＳ。

のように黒丸（弾丸）印を右肩に付して表示するように
する。

演算子“１ビｒ　　　　＋　　　；　”および“、パは
ｃｐ−ｏにおける対応物と同じ目的を有する。また、こ
こには２つの新しい演算子、すなわち黒丸印゛・°゛お
よびコロン°゛：“°を使用している。これらの意味を
説明する前に、まず５ｙｎｃ　（同期）コマンドの概念
を説明する必要がある。受動的（能動的）　５ｙｎｃコ
マンドは受動的（能動的）通信コマンドにより構成され
る。同期コマンドの包含される通信は対応するインター
バルがオーバラップするよう同期して起る。すなわち、
包含されるすべての通信が始まっており、終了したもの
がない時間にはある定まった時がある。さらに、包含さ
れるすべての通信が始まり、終了したものがない時間間
隔として同期インターバル（ｓｙｎｃ　１ｎｔｅｒｖａ
１）を定義することができる。２つの同期コマンドの黒
丸印合成は双方の同期インターバルがオーバラップした
同期コマンドである。また、受動的同期コマンドと任意
の能動的コマンドのコロン印による合成は、能動的コマ
ンドの実行が同期コマンドの同期インターバル内に完全
に包囲される受動的コマンドをもたらす。

最後の、しかし重要なｃｐ−ｏとの差は選択コマンドに
ある。ｃｐ−ｏにおいては、コマンド間の選択は保護表
現式（ｇｕａｒｄ　ｅｘｐｒｅｓｓｉｏｎ）の論理値を
ベースにしているが、ｃｐ−ｉの場合は、２つの（受動
的）コマンドの最初の受動的通信間で選択を行うことを
許容している。したがって、Ｓ＝ｓ、°　ｌｌ５Ｉ’　
においては、Ｓｏと３１間の選択は、これらの最初の通
信が異なる場合は、Ｓｏと３１の最初の通信行動を選択
することで、Ｓの環境により決定される。

ＳｏとＳ、の同時合成はｃｏｎｄ　（ｓｏ、　ｓ＋）を
満足しなければならない（第３図参照）。

また、ｃｐ−ｏに関してなされる拡張および記号略号へ
の注意事項はＣＰ−１に対しても同じように適用される
。

〔４，〕抽象回路 抽象回路は一定の組成ルールを満足しながら、チャネル
により相互に接続した基本構成素子のネットワークであ
る。

抽象回路は２つの面の見方をすることができる。

一方では、抽象回路はネットワークである。この見方は
特に、具体回路合成を考えるとき有用である。他方では
、抽象回路は、基本的ｃｐ−ｏプログラムから合成され
たＣＰ−１プログラムに直接対応する。

この見方は、特に、抽象回路合成を考えるとき有用であ
る。プログラム構成がどのようにネットワーク構成に関
係するするかについては、以下第１サブセクシヨンにお
いて論することにする。

（４，１）構成素子および構成 ＣＰ−１プログラムＳ°を考えることにする。Ｓ。

がＳ’ｏｌＳｊ＋−・・−−−ｍ−・−＋Ｓ’ｍ−１の
形状を有する場合は、Ｓ”ＯＨｓ、　ｌ　’−−’−’
−−’＋　Ｓ’ｍ−１はＳｏの実構成素子（ａｃｔｕａ
ｌｃｏｍｐｏｎｅｎ　ｔ）と呼ばれる。また、Ｓ、とＳ
、の双方にチャネルＣが起った場合、構成素子Ｓ、とＳ
、はチャネルＣにより接続されていると呼ばれる。

（この場合、Ｃは２つ以上の構成素子内に生ずることは
できない。）２つの接続された構成素子のうち、１つの
構成素子はＣの能動的発生のみを有しくこの構成素子は
チャネルの能動サイドと呼ばれる）、他の構成素子はＣ
の変動的発生のみを有する（この構成素子はチャネルの
受動サイドと呼ばれる）。

実際には、同一構造をもった異なる実構成素子を同一形
式素子（ｆｏｒｍａｌ　ｃｏｍｐｏｎｅｎｔ）の例（ｉ
　ｎｓ　Ｌａｎｃｅ）とみなすことを可能にするリネイ
ミング手順（ｒｅｎａｍｉｎｇ　ｐｒｏｃｅｄｕｒｅ）
を導入する。形式構成素子ｆは孤立したＣＰ−１プログ
ラム昭により表わされる。Ｓ）内に発生する外部チャネ
ルはｒのポートと呼ばれる。また、ポートのアクティビ
ティ、デイレクシボン等に関してはチャネルの相似性を
ベースにして説明することができる。（ユニークな例の
名前を有する）実構成素子は以下のように斗をリネーミ
ング（ｒｅｎａｍｉｎｇ）することにより得られる。

変数名（ｖａｒｉａｂｌｅ　ｎａｍｅｓ）等を各々の例
に対して厳密に局部的なものとなるよう例の名（ｉｎｓ
　ｔａｎｃｅｎａｍｅ）で名前づけ ポート　ネーム（実）チャネルのネームで代替させる（
ポートが対応するチャネルに接続されていると呼ばれる
）。

複数の構成素子により組成されるＣＰ−１プログラムは
次のようにしてネットワークに対応する。すなわち、Ｃ
Ｐ−１プログラム構成素子はネットワーク構成素子に対
応し、ＣＰ−１チヤネル接続プログラム構成素子はネッ
トワーク構成素子の抽象チャネル接続ポートに対応する
。

抽象回路は制限された形のＣＰ−１プログラム、すなわ
ち、いわゆる基本構成素子（ヘーシンク　コンポーネン
ト）の例の合成に対応する。抽象回路につき論するに際
しては、抽象回路のプログラム面とネットワーク面との
間に差別をつくることなく、一般のセンスで“′構成素
子”および゛′チャネル°°につき説明する。

（４，２３基本構成素子（Ｂａｓｉｃ　Ｃｏｍｐｏｎｅ
ｎｔ）基本構成素子（ｂａｓｉｃ　ｃｏｍｐｏｎｅｎｔ
）　ｂはｃｐ−ｏコマンドｓ％を有する基本的構成素子
（ｅｌｅｎ＋ｅｎｔａｒｙｃｏｍｐｏｎｅｎυである。

基本構成素子は内部チャネルを有せず、すなわちＳｏｂ
は次式を満足する。

ｃｈａｒｉ’　（Ｓ’ｂ　）／″１　ｃｈａｎ”　　（
Ｓ’ｂ）＝φ基本構成素子のＣＰ−１コマンドに対して
は、チャネルおよび変数のデータ形式を制限して、正（
ｐｏｓ　ｉ　ｔ　１ｖｅ）のピント数のある論理ベクト
ルのみを考えることにする。ビット数は対応するチャネ
ルおよび変数の幅（ｗｉｄｔｈ）と考えられる。また、
任意の他のデータ形式は、ある固定長の論理ベクトルに
マツプすることができるものと仮定する。

若干数の基本構成素子は次のうち１つまたはそれ以上の
方法でパラメータ化される。

構造物パラメータライゼーション二等価ポートのクラス
におけるポート数がパラメータである。

データ　パラメータライゼーション：変数とポートの群
の幅がパラメータである。

可逆性（ｒｅｖｅｒｓｉｂｉｌｉｔｙ）　　：ポートの
アクティビティがパラメータである。すなわち、いわゆ
る可逆的構成素子はすべてそのアクティビティを逆にす
ることができる。

ｃｐ−ｏプログラムの抽象回路への翻訳にあたっては、
次のような組の基本構成素子を使用することで充分であ
る。

ｖａｒ（ｎ、ｋ）＝　（ｉ？ｖ”　　ＩＩ　（Ｏｏ！ｖ
”　）　”　、　−（Ｏｋ−＋　！　Ｖ’ビビ　書込み
用入力ポートｉおよび同時読出し用のに個の出カポ−）
ｏ。、・−２Ｏｋ−１を有するｎビット変数（ｖａｒｉ
ａｂｌｅ）構成素子、 ｃｏｎｓｔ（ｎ、ｃ）　＝　（ｏ！ｃ”げ　その唯一の
ポート０上にｎビットの一定値Ｃを出力する一定（ｃｏ
ｎｓｔａｎｔ）構成素子。

ｐａｓｓ　（ｎ）　＝　（ｉ？ν“　・ｏ！ｖ″ビ　能
動出所と能勤行光を接続するための受動入力ｉおよび受
動出力０を有するｎビット　パッシベータ（ｐａｓｓｉ
−ｖａ　ｔａｒ）、ノン・バリュー（ｎｏｎ−ｖａｌｕ
ｅ）チャネルに対しては、パッジベーク　コマンドは（
Ｐ：・Ｐτ）１゜ ｔｒａｎｓ（ｎ）＝（Ｐ’　：（ｉ？ｖ’　・ｏ！ｖ”
）ビ　ポートル上のインターバルの制御により、ポート
ｉ上にメツセージを能動的に入力し、ポートｏ上にメツ
セージを能動的に出力するｎビット　トランスフアラ（
ｔｒａｎｓｆｅｒｒｅｒ）　。

ｍｕｘ（ｎ、ｋ）＝　（（ｉｏ？ｖ”　　Ｉｆ　・・Ｉ
ｆ　ｉｋ−、？ｖ”　）　　：ｏ！ｖ’　）”　　ｋ個
の受動入力ポート１０＋　’−”＋１ｋ−１の１つに受
信されるメツセージをポート０上に能動的に出力するｎ
ビット　マルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ） ｄｍｕｘ（ｎ、ｋ）　＝　（（ｏ０！ｖ”　　Ｉｆ　”
　１ｌｏｈ−１ｖ”　）　　：ｉ？ν°ビ　ｋ個の受動
出力ポート０゜、・・・＋０ｋ−１の１つにリクエスト
されるメツセージを能動的に入力するｎビット　デイマ
ルチプレクサ（ｄｅｍｕｌｔｉｐｌｅｘｅｒ）　。

５ｅｑ（ｋ）＝　（ｐ’　　＝（ａ３　；　’−’ｉａ
”ｋ−１））　”　　ポートＰ上のインターバルの制御
によりに個のポートａ、　＋　＝−・＋　ａｋ−１を順
次的に活性化させるシーケンサ（ｓｅｑｕｅｎｃｅｒ）
　。

ｃｏｎｃ（ｋ）　−（ｐ’　　：（ａ’ｏ＋−＋　ａ’
ｉ＋−１））”　　ポートル上のインターバルの制御に
よりに個のポートａＯ＋’−・＋　ａｋ−１を同時に活
性化させるコンカーサ（ｃｏｎｃｕｒｓｏｒ）。

ｍ１ｘ（ｋ）＝（（ｐｓ　　ｌｌ−１ｌｐＳ−＋）：ａ
’）”　　　ｋ個の各受動ポートｐ０．−・・＋　ｐｋ
−＋上のインターバルの交互的制御によりポートａを活
性化させるミキサ（ｍｉｘｅｒ）　。

１ｔｅｒ＝　（ｐ　　：　（ｉ？ｂ”　；（ｂ−＋ａ’
　；ｉ？ｂ’）”　；−＋ｂ　−＋ε）ビ　ポートル上
のインターバルの制御により、ポートｉ上に能動的に入
力される論理値すが真理である限り、ポートａを繰返し
活性化させるイタレータ（ｉ　ｔｅｒａ　ｔｏｒ）　。

ｒｅｐ　＝　ｐ　　：　＊ａ・　ポートＰ上のインター
バルの制御により、ポートａをきわめて頻繁に活性化さ
せるレピータ（ｒｅｐｅａ　ｔｅｒ）　。

５ｅｌ（ｎ＋ｃｏ　　＋　　””’＋　　Ｃ＋＋−＋）
＝（１？Ｘ　　　：　　（Ｘ　；Ｃｏ→ａ’ｏ　ＩＩ　
・・ＩＩ　Ｘ　＝（、−、→ａｕ−＋））”　　入力ポ
ートｉからのｎビット値に応じてに個の能動ポートａ０
゜−・・＋ａｋ−１の１つを選択するセレクタ（ｓｅｌ
ｅ−ｃｔｏｒ）。

ｕｎｃｌ　＝　（ｉ？ｂ’　：ｏ！　（〜ｂ）’　）”
　　ポートｉからの入力値への単項演算〜の結果をポー
トａに出力する可逆的単項演算子（ｒｅｖｅｒｓｉｂｌ
ｅ　ｕｎａｒｙ　ｏｐｅ−ｒａ　ｔｏｒ）　。

ｂｉｎ　＝　（（ｉｏ？ｘ：　・ｉ＋？ｘ？）　：　Ｏ
！　（Ｘｏ口、）＠ｒポートｉｏ＋　Ｌからの入力値へ
の２項演算口の結果をポートｏに出力する可逆的２項演
算子（ｒｅｖｅｒｓｉｂｌｅ　ｂｉｎａｒｙ　ｏｐｅｒ
ａｔｏｒ）。

５ｋｉｐ＝　（ｐ”　　：５ｋｉｐ’）”　　その唯一
のポートル上のインターバルに関与する以外はなにごと
もしないスキッパ（ｓｋｉｐｐｅｒ）　。

５ｔｏｐ””　（ｐ’　　：５ｔｏｐ’）“　その唯一
のポートル上のインターバルを終わらせることさえしな
いように、なにごともしないストッパ（ｓ　ｔｏｐｐｅ
ｒ）　。

第１表には単項演算子の例として、ｉｎν、　ｉｎｃ。

ｄｅｃを与え、２項演算子の例として、ａｎｄ、　Ｏｒ
。

ｅｑ、　ａｄｄ、　ｍｕｌ＋　５ｈｉｆｔを与えている
。

実際には、組の基本構成素子を次の追加構成素子（第１
表参照）により拡張することが有用である。

最適化のための特別な（安価の）実現（オリジナルセッ
トからの基本構成素子の組合せの取換え）　　：　ｆｏ
ｒｋ、　５ｙｎｃ。

ｃｐ−ｏの拡張用として有用な構成素子：　ｒｏｍ。

ｒａｍ、　ｍｅｒｇ、　５ｐｌｉｔ、　ａｒｂｉｔ、お
よび付加的算術構成素子（すなわち、一般のｎ項演算子
における他の構成素子）。

また、抽象回路を描写する場合は次の協約が使用される
。

基本構成素子は第１表の一番右の列に与えられる記号で
ラベルされた大円で描く。

基本構成素子のポートは基本構成素子の大円の境界上の
小円として描く。能動ポートは黒丸（°）を有し、受動
ポートは白丸（０）を有する。

チャネルはポート間のラインとして描く、通信チャネル
は出力から入力に向かう方向を与え、同期チャネルは方
向性を与えない。

（４，３）抽象回路用の構成ルール 抽象回路は２つの構成ルールを満足しなければならない
。すなわち、抽象回路は非循環的であり、争いのないも
の（コンフリクト　フリー）でなければならない。この
非循環性およびコンフリクトフリー性は抽象回路の構造
的特性で、遅延不感に対して充分なＣＰ−１プログラム
の構文的特性から描き出される。さらに、それらは抽象
回路の初期設定の可能性（ｉｎｉｔｉａｌｉｚａｂｉｌ
ｉｔｙ）に関する重要な前提である。

非循環性は抽象回路のアクティビティ　グラフによりき
わめて容易に表わされる。前記アクティビティ　グラフ
は以下のようにきめられる指向グラフ（ｄｉｒｅｃｔｅ
ｄ　ｇｒａｐｈ）である。

各基本構成素子はアクティビティ　グラフの頂点に対応
する。

２つの基本構成素子間の各チャネルはチャネルの能動的
側面に対応する頂点からチャネルの受動的側面に対応す
る頂点に向かう弧（ａｒｃ）に対応する。

抽象回路のアクティビティ　グラフは非循環的、すなわ
ち、指向サイクルを含まないものでなければならない（
ここで、サイクルは標準グラフ理論により決められる）
。

一般に、コンフリクト　フリー性は、基本構成素子すの
コマンドＳ′ｂがある受動インターバルの配列（すなわ
ち、２つのインターバルがオーバラップしない）を意味
する場合には、（能動的）環境がこの配列（オーダリン
グ）を尊重しなければならないという概念を表わす。特
に、抽象回路のコンフリクト　フリー性は通常のコンフ
リクトフリー性に対して充分な構造的特性である。

（４，４）抽象回路の遅延不惑性 抽象回路は遅延不感性である。遅延不感性は、抽象回路
の正確な作動がチャネルもしくは基本構成素子の相対的
遅延に従属しないことを意味する。

−ｉに、遅延不惑性はＣＰ−１プログラムに対する特性
として定義される。抽象回路に対応するＣＰ−１プログ
ラムはこの特性を満足する。

ＣＰ−１プログラムＳ°の遅延不感性の定義のため、次
のようなＳｏの変換を考慮する。

Ｓｏにおける各ノン・バリュー　チャネルＣに対して、
２つの新しいチャネルＣＧ＋ＣＩを導入し、Ｓｏにおけ
るすべてのＣｏ　の発生をＣ；で代替し、すべてのＣ“
の発生をＣＰで代替し、コマンド（ｃ：　、　ｃ？）を
並列に構成する。Ｃが外部受動（能動）チャネルの場合
は、ｃ＠（ｃ＋）をＣに等しくとる。

Ｓｏにおける能動出力を有する各バリューチャネルＣに
対して新しいチャネルＣＧ＋　ＣＩを導入し、Ｓｏにお
けるすべてのｃ！°　の発生をＣ６！６で代替し、すべ
てのｃ？°　の発生をｃ１？°で代替し、コマンド（ｃ
、？ｖ’　　：　ｃｌ！ｖ”　）　”を並列に構成する
。Ｃが外部受動（能動）チャネルの場合は、ｃｏ（ｃ＋
）をＣに等しくとる。

Ｓｏにおける能動入力を有する各バリューチャネルＣに
対して新しいチャネルＣ８＋ＣＩを導入し、Ｓｏにおけ
るすべてのｃ？ｌｌ　の発生を００？１で代替し、すべ
てのＣ！°　の発生をＣ−°で代替し、コマンド（ｃ、
！ｖ”　　：　ｃ、？ｖ”）を並列に構成する。Ｃが外
部受動（能動）チャネルの場合は、ｃｏ（ｃ＋）をＣに
等しくとる。

上記の変換により等価のＣＰ−１プログラムが生ずる場
合（それらの外部チャネルにおける動作が見分けられな
いとき２つのＣＰ−１プログラムは等価であると呼ぶこ
とにする。）　、ＣＰ４プログラムＳ。

は遅延不感性である。

Ｃ４，５）初期設定（Ｉｎｉｔｉａｌｉｚａｔｉｏｎ）
基本構成素子または抽象回路のＣＰ−１コマンドの意味
は、有限状態マシンなる語で表現することができる。こ
の有限状態マシンを実現する具体回路は順次的電子回路
である。電源投入後、このような回路は、有限状態マシ
ンにおいて同じものがないような任意の状態となり得る
。したがって、初期設定用手段、すなわち、回路をその
初期状態に設定する手段が必要不可欠であり、通常、こ
れは回路内に分布させた付加回路を使用して、いわゆる
リセットを与えることにより達成している。

抽象回路に対しては、以下のような有効かつ効率的初期
設定にこのような付加的リセット回路を必要としないが
、この手順は基本構成素子による具体回路の実現に際し
付加的制約をもたらす。

ここで、初期設定手順の説明の前にいくつかの観察を行
うことにする。

（１）基本構成素子のコマンド内に生ずるすべての変数
の値から概念を抽象することができる。

コマンドの意味は変数の初期値によるものではない。

（２）抽象回路がいったんその初期状態になると、環境
がその受動外部ポートの１つにおいてインターバルを始
めるまで、回路はその状態にとどまる。これは抽象回路
が受動的であるという事実の直接的結果である。

（３）ポートの初期状態をすべての開始されたインター
バルも終った状態とする。その場合は、各基本構成素子
は、そのすべてのポートがそれらの初期状態にあるとき
その初期状態にあるという特性を有する。これは形式主
義ではなく、組の基本構成素子の選択の結果である。

（４）抽象回路のすべての外部ポートがそれらの初期状
態にあるとき、回路がその初期状態にあるとは断定され
ないかも知れない。

第３の観察が初期設定手順への鍵である。問題は、抽象
回路の内部ポートへの直接制御ができないことである。

また、外部ポートの状態に関する制御さえも制限され、
外部ポートの電気的入力のみが制御可能である。

ポートの状態を対（ｉ、ｏ）（ただし、ｉは電気的入力
、０は電気的出力とする）で表わすものとした場合は、
ｉおよび０が変化する組の値はポートの方向および幅に
従属するほか、メツセージの値の具体的表示にも従属す
る。組の値の双方は、（０，Ｏ）がポートの初期状態に
対応するような１つの特別を値“０”を有する。

受動ポートおよび能動ポートの双方を有する基本構成素
子による具体回路の実現は、 （１）すべての受動ポートの電気的入力に安定値０が与
えられて後、既知の有限の時間内にすべての能動ポート
の電気的出力が安定値０を得、（２）次に、すべての能
動ポートの電気的入力に安定値Ｏが与えられる後、既知
の有限時間内にすべての受動ポートが安定値０を得、か
くして、すべてのポートが状Ｂ（ｏ、Ｏ）を有するよう
になった場合に初期設定の制約を満足する。

受動ポートのみを有する基本構成素子による具体回路の
実現は、すべてのポートの電気的入力に安定値が与えら
れた後、既知の有限時間内に、すべてのポートの電気的
出力が安定値０を得た場合に、初期設定の制約を満足す
る。

すべての基本構成素子がこの初期設定の制約を満足する
ときは、すべての外部ポートの電気的入力の値に安定値
Ｏを与えることにより、抽象回路を初期設定することが
できる。予言可能な有限時間内にすべての外部ポートの
電気的出力は安定値０となり、すべての内部ポートもそ
れらの初期状態となる。か（して、抽象回路はその初期
状態となる。

抽象回路の非循環性ならびに抽象回路と基本構成素子の
コマンドが受動的であるという事実はこの初期設定手順
の有効性を証明するのに重大な役割を演する。

〔５，〕抽象回路合成 抽象回路合成は（木構造で表示された）　ｃｐ−ｏプロ
グラムの（効率的かつ）等価な抽象回路への変換である
。ｃｐ−ｏプログラムと抽象回路は、それらの関連の外
部チャネルにおける行為がアトミックイベントと（タイ
ム）インターバル間の差別から見分けがつかないとき等
価である。

この変換は次のような３つの連続する副変換より成る。

（１）　ＣＰ−Ｑプログラムの゛等価な”’　ＣＰ−１
プログラムへの翻訳（ｊｒａｎｓｌａｔｉｏｎ）（２）
　ＣＰ−１プログラムの“′等価な“抽象回路（すなわ
ち、基本構成素子から構成されたＣＰ−１プログラム）
の分解（ｄｅｃｏｍｐｏｓｉｔｉｏｎ）（３）抽象回路
の″“等価な“、しかし“安価な゛抽象回路への最適化
（ｏｐｔｉｍｉｚａｔｉｏｎ）これらの３つのステップ
ならびに表示゛″等価ｅｑｕｉｖａｌｅｎｔ）　”およ
び“安価（ｃｈｅａｐｅｒ）　”に関しては３つのサブ
セクションで論することにする。

（５，１）翻訳 ｃｐ−ｏコマンドＳからの等価なＣＰ−１コマンドは次
の３つのステップを含む。

（１）　ＣＰ−０コマンドＳはこのサブ・コマンドをア
クティブ　コマンドを（そのすべてのアトミック　コマ
ンドを含んで）能動コマンドに反復的に変換することに
より能動コマンドＳ６に変換する。これは、ｃｐ−ｏに
おけるＳの構文およびｃｐ−ｉにおけるＳ゛の構文が同
形であるため直進的である。結果として得られるコマン
ドは、それが能動的であり、また通常、同時に起るＳ；
およびＳｌ　に対して条件ｃｏｎｄ　（ＳＳＳ１）に従
わないので、まだＣＰ−１コマンドではない（第３図参
照） （２）　Ｓ”はその前にＳ％を置くことにより受動コマ
ンドに変換する：（ｓｏはＳ′″の初期チャネルと呼ば
れる。すなわち、環境はノン・バリュコー　チャネルＣ
上の能動通信によりＳｏ　を開始する） （３）内部チャネル上のアクティビティ間の争い（コン
フリクト）は次のようにして解決される。

（ａ）　Ｓ’内の各内部チャネルに対して２つの新しい
チャネル、すなわち、ＣＯおよびｃｌを導入する。

（ｂ）各能動出力コマンドｃ！Ｅ”をｃＯ！Ｅ”で代替
し、各能動入力コマンドｃ？ｘ’をｃｌ？ｘ”で代替す
る（ｃｏ！”およびｃ１？０はｃｏ’およびｃｌ　ｍと
して短縮することができる）。

（ａ４）　各チャネル対（ｃｏ、　ｃ１）に対してコマ
ンド（ｃｏ？ｖ”　　・ｃ１！ｖ’　）”　　（基本構
成素子ｐａｓｓ）を導入し、ｓＯｏ：Ｓｏ　と並列に構
成する。どの値もバスしない場合、パンシベータ（ｐａ
ｓｓ　ｉｖａ　ｔｏｒ）は対称となる（ｃｏ’　　・ｃ
ｌｏ）結果として得られるコマンドは全く妥当なＣＰ−
１コマンドで、形状（ｓｃａ：Ｓ”）、　ＰＡＳＳを有
する。ただしＰＡＳＳは導入された組のタイプｐａｓｓ
の基本構成素子である。

（５，２）分解 ＣＰ−１コマンド（ｃｐ−ｏからＣＰ−１への翻訳結果
としての形状を有する）の基本構成素子のネットワーク
への分解は４つの連結する分解ステップ、すなわち、変
数の分離、チャネルの分解、コマンドの分解および表現
式の分解を含む。

（５，２，１）変数の分離 変数の分離は次のステップにより実現される。

（１）形状ｘ：＝Ｅ（ｘ）’　　（ただし、Ｅ（ｘ）は
変数Ｘが参照（ｒｅｆｅｒｅｎｃｅ）される式）の３０
における各割当に対して、補助変数および割当を導入す
る。ｘ：＝Ｅ（ｘ）’をｘｏ：　＝Ｅ（ｘ）”　；ｘ：
　＝ｘＯ’で代替する。ここで、ＸＯは、（変数Ｘにお
ける同時読出しおよび書込み行動を防止するための）新
しい補助変数である。

（２）形状ｇ−＋Ｓｏ　ＩＩ　ｍ　ｇ−＋Ｓ＋　（これ
に対して、ｖａｒ？（ｇ）ｎ（ｖａｒ！Ｓｏ目ｖａｒ！
Ｓ＋）　　≠φ）のＳｏにおける各チョイス　コマンド
に対して、補助変数および割当を導入する。ｇ　−＋Ｓ
ｏ　ｆｔ　＝　ｇ　＝Ｓ＋をｇｏ　：　＝ｇ；（ｇｏ→
５０１１コｇｏ−３＋）で代替する。

ここで、ｇｏは変数ｖａｒ？　（ｇ）における同時読出
しおよび書込み行動を防止するため）新しい補助論理変
数である。

（３）　Ｓ’における各変数Ｘ（補助変数を含む）に対
してタイプνａｒの基本構成素子χを書込ポートｘ、ｉ
および読取ポートｘ、ｏとともに導入する。

（４）各割当ｘ：＝Ｅ’を出力コマンドｘ、ｉ！Ｅ’で
代替 （５）各入力コマンドｃ？ｘ・をコマンドｃ？ｖ”　・
ｘ、　ｉ！ｖ’で代替 （６）チャネルＣ上の（プール演算）式Ｅ、すなわち、
ｃ！Ｅ（ｘｏ、　ｘｉ　＋’−”’＋　Ｘｎ−＋）’　
　（ここで、（Ｘｏ＋Ｘ＋＋’−’−’＋　Ｘｎ−＋　
）はＥ内で参照される組の変数である）を次のいわゆる
能動表現コマンド（ａｃｔｉｖｅ−ｅｘｐｒｅｓｓｉｏ
ｎ　ｃｏｍｍａｎａ５）　、すなわち、 （ｘｏ、ｏ？ｖ；　　’　　ｘ、、ｏ？ｖｉ　　　　’
　　”　　・　Ｘｎ−１，０？Ｖ”＋＋−１）・Ｃ！Ｅ
（Ｖｏ＋Ｖｌ＋”’−’＋　Ｖｎ−１）’（これはＸ？
Ｖ’・ｃ！Ｅ（Ｖ）’　　として短縮できる。

ただし、■は組の変数（ν。、■５．−・−＋　Ｖｎ−
１）を示す）で代替する。

結果として得られるコマンドは妥当なＣＰ−１コマンド
で、形状 （ｓ：：Ｓ’）　、　ＰＡＳＳ、　ＶＡＲを有する。こ
こで、ＶＡＲは導入された組のタイプｖａｒの基本構成
素子である。

（５，２，２）チャネルの分解 （ｓ’ｏ：Ｓ”）　、　ＰＡＳＳ、　ＶＡＲにおける各
内部チ＋　ネ／Ｉ／は２回または２回以上参照される。

すなわち、ＰＡＳＳ　１１　ＶＡＲにおけるｐａｓｓま
たはｖａｒ構成素子において受動的に１回、Ｓｏにおい
て能動的に１回またはそれ以上参照される。チャネル分
解の目的は、各内部チャネルが正確に能動的に１回、受
動的に１回参照されるようＳｏを変換することである。

１回以上（すなわちに回）能動的に参照された各内部チ
ャネルＣに対しては、２つのステップが適用される。第
１に、チャネルＣに対するに個の能動的参照はそれらを
ｃ　１−−−ｃ　Ｋとリネーミングすることにより、独
特（ユニーク）なものとし、（ユニク）な受動的参照は
ＣＯとリネーミングする。第２に、 （１）Ｃがノンプツト（ｎｏｎｐｕ　ｔ）チャネルの場
合には、タイプｍｉｘの基本構成素子をＣＯに接続した
その能動ポートおよびｃ　１−・ｃＫに接続したそのに
個の受動入力ポートとともに導入する。

（２）ｃに対する能動的参照が出力の場合には、タイプ
ｍｕｘの基本構成素子をｃＯに接続したその能動出力ポ
ートおよびｃｌ・−・ｃＫに接続したそのに個の受動出
力ポートとともに導入する。

（３）ｃに対する能動的参照が入力で、対応する受動的
参照がｖａｒ構成素子の部分でない場合には、タイプｄ
ｍｕｘの基本構成素子をＣＯに接続したその能動入力ポ
ートおよびＣ１・−・ｃＫに接続したに個の受動出力ポ
ートとともに導入する。

（４）Ｃに対する能動的参照が入力で、対応する受動的
参照がｖａｒ構成素子の部分である場合には、そのｖａ
ｒ構成素子の（受動的）読取ポートの数をＫに拡張し、
これらのポートを０１−・−ｃＫに接続する。

結果として得られるコマンドは妥当なＣＰ−１コマンド
であり、形状（ｓ：　：　Ｓ”）　、　ＰＡＳＳ、　Ｖ
ＡＲ，ＭＩＸ。

ＭｔｌＸ、　ＤＭＵＸを有する。こコテ、ＭＩＸ、　Ｍ
［ＩＸおよびｏｈｕｘは導入されたタイプｍｉｘ、　ｍ
ｕｘおよびｄｍｕｘの組の基本構成素子を示し、上記コ
マンドにおける各内部チャネルは正確に１回受動的に、
また１回能動的に参照される。

（５，２，３）コマンドの分解 コマンド分解は形状ｃ”　：　Ｓ’のコマンドの基本構
成素子および受動表現式コマンド（下記参照）への分解
を取扱うものである。まず、最初に、（Ｃ’　：　Ｓ”
）”がｃ＋　、　ｓ＠に対する妥当な実現であることを
観察する（　ｃ”の完了がら観察可能なＳ。

の完了後、環境はＳｏを再スタートさせることさえでき
る）。（ｃ’　：　Ｓ’）”の分解は、９つの可能な能
動コマンドＳａの形状に対して別個に取扱われる（割当
コマンドは変数分離中除去される）。また、ＣＯおよび
ｃｌを２つの新しいノンプツト（ｎｏｎｐｕｔ）チャネ
ルとする。

（１）　　（ｃ”　：５ｋｉｐ’）”は基本構成素子５
ｋｉｐである。

（２）　　（ｃ　　：５ｔｏｐ＠）”は基本構成素子ｓ
　ｔｏｐである。

（３）　　（ｃ　　：ｃＯ”）”　　（ｃｏはノンプツ
ト　チャネル）はそれ以上分解されず、その代りに、Ｃ
Ｏに対する受動的参照をＣでリネームし くｃ”　：　ｃｏ”）”を除去する。（セクション４．
２の遅延不感への注意参照） （４）　（ｃ”　：（Ｘ？νｍ、　ｃｏ　＋ε（Ｖ）”
））”は（ｃ　　：（ｃｌ？ｖ”　・ｃＯ！ｖ”））”
　、　（Ｘ？Ｖ’：　ｃｌ！Ｅ、（Ｖ）”　）”に分解
される。

第１のコマンドはｔｒａｎｓ基本構成素子、第２のコマ
ンドはいわゆる受動表現式で、その分解については、次
のサブセクションで扱う。

（５）　　（ｃ’：（Ｓ：；Ｓ？）ビは（ｃ’　：（ｃ
Ｏ’　；ｃｌｏ））″（ｃＯｏ：Ｓ：ビ、（ｃｌｏ：Ｓ
？　げに分解される。第１のコマンドはｓｅｑ基本構成
素子である。

（６）　　（ｃ”　：（Ｓ：、５ｒ））”は（ｃ’　：
　（ｃＯ’　、　Ｃ１°ビ（ｃｏ”　：Ｓ：ビ、（Ｃ１
°Ｓ〒げに分解される。

第１のコマンドはｃｏｎｃ基本構成素子である。

（７）　　（ｃ”　：（ｇ　−＋ＳＳ　ＩＩ−ｇ−＋Ｓ
；）げは（ｃ’　　：　（ｇ−）ｃｏｏ　Ｉｆ　＝ｇ　
−ｈｃｌ’）ビ（ＣＯｏ：Ｓエビ、（Ｃ１°：Ｓ４　）
”ニ分解される。第１のコマンドはｓｅｌ基本構成素子
である。

（８）　　（ｃ”　：（（ｇ→Ｓち）”−１ｇ→ｓ？　
））”は（ｃ”　　：　（（ｇ−）Ｃｏｏ）“；　コｇ
→ｃｌ　　））”（ｃＯ’　：Ｓａ　）”　８（ｃｌｏ
：Ｓ７　）（１に分解される。第１のコマンドはｉ　ｔ
ｅｒ基本構成素子である。

（９）　　（ｃ”　　：　＊Ｓ”）は（ｃ’　：＊ｃＯ
”）、　（ｃｏ”　：Ｓ：）”に分解される。第１のコ
マンドはｒｅｐｉ、を構成素子である。ここで、（Ｃ’
　　：　＊ｓＪ″″は（Ｃ”　　：　＊Ｓ’）と等価で
ある。

結果として得られるコマンドは妥当なＣＰ−１コマンド
で、形状、 ＥＸＰ、　ＰＡＳＳ、　ＶＡＲ，ＭＩＸ、　ＭＵＸ、　
ＤＭＵＸ。

５ＫＩＰ、　５ＴＯＰ、　ＴＲＡＮＳ、　ＳＥＱ、　Ｃ
０ＮＣ，ＳＥＬ　　ＩＴＥＲＲＥＰ を有する。ここで、ＥＸＰはさらに分解されるべき組の
受動表現式コマンドを示し、また、５ＫＩＰ。

５ＴＯＰ、　ＴＲＡＮＳ、　ＳＥＱ、　Ｃ０ＮＣ，ＳＥ
Ｌ、　ＩＴＥＲおよびＲＥＲは、それぞれ、タイプ５ｋ
ｌｐ＋　５ｊＯｐ＋　ｊｒａｎｓ＋　Ｓｅｑ＋ｃｏｎｃ
、　ｓｅｌ、　１ｔｅｒおよびｒｅｐの導入される組の
基本構成素子である。

（５，２，４）表現式の分解 最後の分解ステップは形状（χ？Ｖ’：ｃ！Ｅ（Ｖ）”
　）”の受動表現式コマンドの分解である。分解は受動
表現式コマンドの４つの可能な形状に対して別個に扱わ
れる。また、ｃｏおよびｃｌを２つの新しいチャネルと
する。

（１）　　ｃ！に’“は一定値ｋを有し、その受動ポー
トをチャネルＣに接続したタイプｃｏｎｓ　ｔの基本構
成素子の形状を有するため、それ以上分解されない。

（２）　　（ｘ、ｏ？ｖ”　：ｃ！ｖ″ビはそれ以上分
解されない。その代り、ｘ、ｏに対する受動カウンタパ
ート参照（ｐａｓｓｉｖｅ　ｃｏｕｎｔｅｒｐａｒｔ　
ｒｅｆｅｒｅｎｃｅ）をＣでリネームし、（ｘ、ｏ？ｖ
”　：ｃ！ｖ’　）”を除去する（セクション４．４の
遅延不感への注意参照） （３）　　（Ｘ？Ｖ’：ｃ！〜Ｅ（ν）°ビ　（ただし
、〜は任意の単項演算子を示す）は（ｃｏ？ｖ”　：ｃ
！〜Ｖ′ビ。

（Ｘ？Ｖ’　：　ｃｏ　！　Ｅ　（Ｖ）　”げに分解さ
れる。第１のコマンドは演算子〜に対応する単項演算を
実現する基本構成素子の例である。

（４）　　（Ｘ？Ｖ”　：ｃ！　（ＥＯ（ＶＯ）口Ｅｌ
（Ｖ１））’　）”　　（コこで、ｖ＝ｖｏｕｖｔで、
口は任意の２項演算子を示す）は （（ｃＯ？ｖｏ’　・ｃｌ？ｖｌ’）：ｃ！（ｖＯＤｖ
１）”　）”（Ｘ１？Ｖ１’：ｃＯ！ＥＱ（ＶＯ）”　
　）”、　　（Ｘ１？Ｖ１’：ｃｌ！Ｅｌ（Ｖ１）’　
　）”（ただし、Ｘ　＝ＸＯＩ、ＩＸＩ）に分解される
。第１のコマンドは演算子口に対応する２項演算を実現
する基本構成素子の例である。

結果として得られるコマンドは妥当なＣＰ−１コマンド
で、特に、形状 ＰＡＳＳ、　ＶＡＩ？　　ＭＩＸ　　ＭＵＸ、　ＤＭＵ
Ｘ、　５ＫＩＰ、　５ＴＯＰ、　ＴＲＡＮＳ、　ＳＥＱ
、　Ｃ０ＮＣ，ＳＥＬ、　ＩＴＥＲＲＥＰ、　Ｃ０Ｎ５
Ｔ、　ＬＩＮＡ、　ＢＩＮの抽象回路である。ここで、
Ｃ０Ｎ５Ｔ、　ＵＮＡおよびＢｆＮは、それぞれタイプ
ｃｏｎｓｔ、単項演算子および２項演算子の導入される
組の基本構成素子を示す。

かくして、（ＣＰ−０からＣＰ−１への翻訳の結果とし
ての形状ををする）　ＣＰ−１コマンドの抽象回路への
分解が終了する。

（５，３）抽象回路最適化 抽象回路の最適化は抽象回路をある価格基準にしたがっ
て等価でより“廉価な′”抽象回路に変換することであ
る。この変換は基本的（抽象回路）変換のシーケンスの
形状を有する。

（５，３，１）抽象回路の価格 抽象回路に関しては種々の価格基準、すなわち、構成素
子の数またはチャネル数等が考えられるが、実際上は、
例えば回路のサイズ、回路スピードおよび消費電力のよ
うな対応する具体回路の価格の方がより関心事である。

関連の価格基準は所定の抽象回路に対する真の価格価値
に戻る所定の価格機能に反映されるものとする。所定の
抽象回路変換が最適かどうかを決定することがこの価格
機能である。簡単かつ有用を価格機能の一例として、関
連の具体回路（すなわち、ＣＭＯＳ回路）のトランジス
タ　カウントに戻る機能がある。

（５，３，２）基本的変換 （抽象回路）変換は他の回路による補助回路の置換えと
して系統的に表示することができる。この場合、取除か
れる補助回路と介挿される回路が等価であるような変換
のみを考えるものとする。

等価な回路の各対のうち１つは、通常、手元の価格基準
にしたがってより廉価である。１つの基本的変換は他の
基本的変換によって形式化することはできない。

組の基本的変換は使用うしろ基本構成素子に従属する。

以下に与える組の有用な変換は発見的に生成されたもの
であるが、基本的テーマは、高価な基本構成素子を時分
割共用とするか、共用構成素子まわりのチャネル構成を
簡単にするかという主旨での基本構成素子の共用に関す
るものである。

基本構成素子の共用を目指す基本的変換の有用性は、本
発明による構文指向分解方法から発する。

それはＣＰ−１サブコマンドが独立して分解されること
による。また、独立して分解されるプログラム部分の境
界は基本的変換を暗示する非能率さを示す。

第４ａ図ないし第４ｃ図、第５ａ図ないし第５ｃ図およ
び第６ａ図、第６ｂ図は基本的変換の実施例を与えるも
のである。すなわち第４ａ図ないし第４ｃ図は受動表現
式コマンドを共用する例を示し、第５８図ないし第５ｃ
図はトランスファーラを共用する例を示し、また、第６
ａ図、第６ｂ図は制御構造を共用する例を示す。第６ａ
図において、基本構成素子は、シーケンサ、コンカーサ
またはシンクロナイザとすることができる。これらの各
図は対の等価回路を示す。

左側の回路または右側の回路のどちらが安いかは手元の
価格基準によるが、最も現実的な価格基準に対しては右
側の回路の方が廉価である。

（５，３，３）変換シーケンス 抽象回路最適化は、最終の回路が最初の回路より安いよ
うな基本的変換のシーケンスとして実行される。所定の
抽象回路に対しては多くのこのようなシーケンスが存在
するが、最適の抽象回路をもたらすシーケンスを見出す
ことは通常きわめて難しい問題で、これには、次のよう
な２つの理由がある。

一通常１つ以上の基本的変換を与えることができ、１つ
の変換の選択は他を使用不能とし、次に、さもなければ
現われることのない新しい変換が与えられる。

より廉価な最終結果に到達させるのに、しばしば価格が
高くなるような変換を必要とする。

一般に価格は変換シーケンスに沿って単調に減少するも
のではない。

最適化変換シーケンスを計算するための簡単かつ有効な
（しかし最適でない）戦略は、次のようないわゆるグリ
−デイなアクゴリズム（ｇｒｅｅｄｙａｌｇｏｒｉｔｈ
ｍ　）　、すなわち、これ以上のコスト改善変換を与え
ることができなくなるまで、ランダムに選択したコスト
改善基本的変換を旨〈実施することである。

〔６ａ具体回路合成 具体回路合成は抽象回路の等価な具体回路への変換であ
る。抽象回路と具体回路は、インターバルおよびいわゆ
る初期手順シーケンス（ｈａｎｄｓｈａｋｅｓｅｑｕｅ
ｎｃｅｓ）間の差別はさておき、関連の外部チャネルに
おけるそれらの行動が区別できないとき等価である。電
気的ハンドシェーク　シーケンスは、ｃｐ−ｏイヘント
の精ｖｊＡ（ｒｅｆｉｎｅｍｅｎｔ）　としてのＣＰ−
１インターバルの導入と同じように、ＣＰ−１インター
バルの精製として導入される。

抽象回路の具体回路への変換に関しては、所望の具体回
路の形式（タイミング機構、技術等に関する）に応じて
、いくつかのオプションが存在する。変換は次の２つの
連続する補助変換よりなる。

（１）抽象回路の“等価な゛具体回路への翻訳（ｔｒａ
ｎｓｌａｔｉｏｎ）　。

（２）具体回路の“等価な“しかも゛より廉価″″な具
体回路への最適化（ｏｐｔｉｍｉｚａｔｉｏｎ）　。

以下、上記のステップならびに“等価“″および°“よ
り廉価“の概念につき論することにするが、一方では、
任意の具体回路形式の任意選択に対する一般的局面を、
他方では、抽象回路の具体回路への例示的変換、すなわ
ち、遅延不惑 （ｄｅｌａｙ−ｉｎｓｅｎｔｉｖｅ）具体回路への変換
に対する特殊な局面を説明する。まず、遅延不惑回路か
らスタートすることにする。

（６，１３遅延不感回路 遅延不感回路は個々のゲートおよびワイヤ（線）の遅延
の任意の組合せに対して作動する回路である。

遅延不惑回路においては、すべての通信はワイヤ上の電
圧転移により実現される。遅延と無関係なシーケンス関
係の保持は関連の転移グループ間の因果関係を設定する
ことにより得られる。一般に、同期および通信には相互
接続されたワイヤおよびゲートの閉ループに沿ってのシ
グナリングを必要とする。

例示的具体回路合成の場合は次のような複数の理由のた
め遅延回路を使用する。

一電圧転移による通信およびクロックの欠如は抽象回路
におけるインターバル通信に概念的に近似している。

一遅延不怒回路へのコンパイルは具体回路レベルにまで
分離された機能的および物理的正確さを保持し、例えば
、グリッチ（ｇｌｉｔｃｈｅｓ）およびクロック　スキ
ュー（ｃｌｏｃｋ　ｓｋｅｗ）のような標準的な同期の
問題が回避される。また、遅延不感回路はプロセス　パ
ラメータおよび作動条件に関して強固なものと思われる
。

−不要な遅延により回路の正しい作動が影響を受けない
ことのため、より容易にレイアウト合成を行うことがで
きる。

一遅延不怒回路は、同期回路の速度が最悪の場合の行動
をベースにしているのに対し、平均的な場合の行動をベ
ースにしているため、回路の速度が速くなりがちである
。また、関連の電圧転移のみしか起り得ないため、電力
消費も少ない。

トランジスタ　レベルまたはゲート　レベル上での完全
な遅延不惑は設定できない。これらのレベルでは、いく
つかの、ただしきわめて少ない遅延に関する局部的仮定
が不可欠である。これらの仮定は、若干の遅延は他に対
して無視できるような（いくつかの相互接続ゲートを含
む）等時性領域（ｉｓｏｃｈｒｏｎｉｃ　ｒｅｇｉｏｎ
ｓ）の概念によりカバーされる。等時性領域を含む遅延
不惑回路は次のエレメントから組成される。

一任意の有限の遅延を有するワイヤ ーすべでの関連出力の遅延間の差を無視しうるようない
わゆる等特性フォーク（ｉｓｏｃｈｒｏｎｉｃｆｏｒｋ
ｓ） 一関連入力に関して対称な有限の遅延を有する簡単な論
理ゲート 他の形式のゲートから組成した回路を上記の対称特性を
もったゲートを有する回路に容易に変換することができ
る。

遅延不惑回路を作成する場合は、都合のよい任意のゲー
トが使用されるが、遅延不感回路においてきわめて頻繁
に出てくるミュラーＣエレメント（Ｍｕｌｌｅｒ　Ｃ−
ｅｌｅｍｅｎｔ）と呼ばれる特殊なエレメントを使用す
る。（Ｃ，Ｌ、５ｅｉｔｚ、　５ｙｓｔｅｎｒ　Ｔｉｍ
ｉｎｇ、　Ｃｈａｐｔｅｒ７　ｉｎ：ｃ、Ａ、Ｍｅａｄ
、　Ｌ、Ａ、Ｃｏｎｗａｙ、　Ｉｎｔｒｏｄｕｃｔｉｏ
ｎ　ｔ。

ＶＬＳＩ　　Ｓｙｓｔｅｍｓ、　　Ａｄｄｉｓｏｎ　　
Ｗｅｓｌｅｙ、　　Ｌｏｎｄｏｎ　　Ａｍｓｔｅｒｄａ
ｍＰａｒｉｓ、　１９８０．を参照）Ｃエレメントは１
つの出力を有し、任意の数の入力を有することができる
。

その出力は、すべての入力が現在の出力値の反対の値を
有する場合のみ変化し、そうでない場合出力は不変であ
る。Ｃエレメントは“Ｃ″゛を円で包囲した形で描写す
る。より多くの出力を描写した場合、これらに同じ信号
を表わす。

（６，２）翻訳 あらゆる具体回路形式オプションに対して抽象回路の具
体回路への翻訳は次のような方法で直進的（ｓｔｒａｔ
ｇｈｔｆｏｒｗａｒａ５）である。

（１）抽象回路の各チャネルを具体回路内の物理的相互
接続、すなわち、ワイヤ（配線）の束に翻訳する。ワイ
ヤの数はチャネルに沿って値（バリュー）が通信される
かどうかに従属し、もしそうであれば値の幅に従属する
。

（２）抽象回路のバラメタライズされない各基本構成素
子を具体回路の固定補助回路に翻訳する。

（３）抽象回路のパラメタライズされた各基本構成素子
を正規の方法で複数の固定回路部分により組成した補助
回路に翻訳する。

以下順次上記各項につき説明する。

（６，２，１）チャネル あらゆる回路形式オプションに対して、どのようにして
電気信号で通信インターバルを実現するかを決める必要
がある。刻時された回路に対しては、信号はクロック゛
チック（ｔｉｃｋ）　”の時間におけるワイヤ上の電圧
レベルにより表わされ、遅延不惑回路に対しては、信号
はワイヤ上の電圧転移により表わされる。インターバル
と信号間の関係は次の各項を特定するプロトコルにより
与えられる。

（１）（どの値が通信されるかに応じ、またその値の幅
に応じて）１つのチャネルでの通信にどれだけのワイヤ
が使用されるか、インターバルはチャネルの能動サイド
により始まり、チャネルの受動サイドにより終るので、
それぞれ、各関連サイドから他のサイドにシグナリング
する２つのワイヤ　グループが必要である。

（２）どのようにして同期が得られるか、すなわち双方
のワイヤ　グループ上の信号がどのようにして刻時され
るか、 （３）どのようにして各値が信号によりエンコードされ
るか、 プロトコルは各インターバルに対して信号のシーケンス
を限定する。このようなシーケンスはハンドシェーク　
シーケンス（ｈａｎｄｓｈａｋｅ　５ｅｑｕｅｎｃｅ）
と呼ばれる。

遅延不惑回路に対しては、いくつかのプロトコルが可能
である。本発明による具体回路合成の実施例の場合は、
次のようなプロトコルを使用している。

（１）ノンプツト（ｎｏｎｐｕｔ）チャネルは、それぞ
れチャネルの各関連サイドから他のサイドに至る２つの
ワイヤに対応する。幅ｎの入出力チャネルは出力から入
力への２０のワイヤの束プラス入力から出力への単一ワ
イヤに翻訳する。

（２）同期はいわゆる４フエーズ　シグナリングにより
実現される。第１のフェーズでは、能動サイドがその電
気的出力ワイヤ上で電圧転移を開始し、第２のフェーズ
では変動サイドがその電気的出力上に転移を生じさせ、
第３のフェーズでは、能動サイドがその転移を逆転させ
（したがって、その電気的出方ワイヤ上には再び初期状
態が設定される）。また第４のフェーズでは、受動サイ
ドがその転移を逆転させる。

第１のフェーズはＣＰ−１インターバルの始めに対応し
、第４のフェーズはＣＰ−１インターバルの終りに対応
する。

（３）バリュー　エンコーディングに対しては、いわゆ
る複線コード（ｄｏｕｂｌｅ−ｒａｉｌ　ｃｏｄｅ）を
使用する。各データビットは対のワイヤに対応する。１
つのワイヤ上の転移は値“０″゛を示し、他のワイヤ上
の転移は値”１”′を示す。

（６，２，２）基本構成素子 基本構成素子のＣＰ−１コマンドにつき考えることにす
る。このコマンドからは、イベント（すなわち、通信イ
ンターバルの始めと終りに対応するイベント）の（部分
的）命令またはオーダーが生じ、この（部分的）オーダ
ーからハンドシェーク信号の（部分的）オーダーを抽出
することができる。

それは、回路形式オプション用のプロトコルが直接イン
ターバルおよびハンドシェーク　シーケンスに関係して
いることによる。かくして、各基本構成素子に対して、
その行動をハンドシェーク信号により記述したいわゆる
ハンドシェーク展開（ｈａｎｄｓｈａｋｅ　ｅｘｐａｎ
ｓｉｏｎ）を抽出することができる。

このハンドシェーク展開は、基本構成素子の具体回路に
対する仕様として機能し、基本構成素子の翻訳はこの仕
様を実現する補助回路を与える。

遅延不感補助回路合成の実施例の場合、具体回路はハン
ドシェーク展開によりポート　ワイヤ上の電圧転移の見
地から規定するようにし、遅延不感補助回路により前記
回路を実現している。この場合、補助回路間通信用の遅
延不感プロトコルは具体回路のすべてを遅延不感とする
ことを保証する。

バラメタライズされない基本構成素子は固定補助回路に
翻訳する。ｒｅｐ構成素子用の遅延不惑具体補助回路の
きわめて簡単な例を第７図に示す。

パラメタライズされた基本構成素子はパラメータの実際
の値に従属する補助回路に翻訳する。各基本構成素子に
対しては、所定のパラメータ値に対する補助回路を少数
の固定回路部分から構成するための簡単な図式（スキー
ム）がある。例として、第８図はどのようにしてｓｅｑ
　（ｋ）構成素子用補助回路をに−１の同一回路部分か
ら構成するかを示すものである。

（６，３）最適化 抽象回路の翻訳は基本構成素子に対応する具体的構成素
子の組成物である具体回路を与える。最適化は、回路を
等価でしかもより″“廉価な°′回路に変換することで
ある。その結果として得られる具体回路においては、一
般に副回路および相互接続を基本構成およびチャネルの
カウンタバート（片割れ）として直接見分けることはも
はや不可能である。

小さい補助回路を等価な補助回路で代替させることを旨
とする複数の基本的回路変換につき考えた場合、最適化
はある価格基準にしたがってより低価格の回路を与える
このような変換のシーケンスである。

価格基準は具体回路から実の値への任意の作用で、通常
、所定の技術、すなわちＣＭＯＳにおける回路のサイズ
もしくはスピードを反映する。

組の可能な回路変換は回路形式の任意選択に大いに依有
する。例えば（グローバルな刻時回路の場合に）特別な
タイミングの仮定を使用することにより必要とするシグ
ナリングを減少させ（さらに効率的な回路を作成させ）
ることができる。

遅延不感具体回路合成の場合における基本的回路変換の
簡単な例としては、直接大地変位に接続した入力の除去
、２重反転の除去、（等時性フォーク等に関するある条
件のもとにおける）ド・モルガン・ルールの適用がある
。

〔７］実施例 以下シリコン　コンパイラ方法の実施例につき説明する
。

（７，１）　ＢａＦ２ コンパイラに対する実施例はＢａＦ２と呼ばれる２ブレ
ース　バッファである。バッファは１つの入力ポートｉ
および１つの出力ポート０を有する構成素子で、その出
力において同じオーダーで入力を再生する。その出力に
おける値の流れ（ストリーム）はいわゆる入力値のスト
リームのプレフィックスである。２プレース　バッファ
は、出力事象が入力事象より多くても２つ遅れるような
バッファで、この場合、出力ストリームの長さは入力ス
トリームの長さより多くても２つ少ない。

ＢａＦ２用のｃｐ−ｏプログラムは第９図に示すとおり
で、それは同じ構造、すなわち１プレース　バッファの
構造を有する２つのサブコマンドの並列合成である。し
たがって、ＢａＦ２は、内部チャネルｍにより接続した
２つの１プレース　バッファのカスケードと考えること
ができる。これを第１０図に示す。

ＢａＦ２の作動は次のように理解することができる。

双方のサブコマンドは入力アクションとともにのみ始め
ることができるが、内部チャネルｍからの入力は、ｍ上
の出力と一致しなければならないので、まだ起り得ない
。したがって、本当の最初のアクションはポートｉ上の
入力でなければならず、入力値は変数Ｘ内に蓄積される
。２番目のアクションはｍ上の内部通信のみであるはず
で、χの値に変数ｙが割当てられる。次に、ｉ上の新し
い値の入力および０上のｙの値の出力が任意のオーダー
（並列にさえも）でなされる。双方のアクションの終了
後、ｍ上の他の内部通信が行われる。

（７，２）　ＢａＦ２に対する抽象回路合成りｕｆ２に
対する３つの抽象回路合成ステップは次のとおりである
。

（１）　ＣＰ−０プログラム（第９図）の第１１図によ
り与えられる対応するＣＰ−１プログラムへの変換、ｃ
ｐ−ｏプログラム内に生ずる内部チャネルｍに対しては
、ｐａｓｓ基本構成素子プラス２つの新しいチャネルｍ
ｏ＋　ｍｌがＣＰ−１プログラムに導入される。

（２）　ＣＰ−１プログラム（第１１図）の基本構成素
子への分解を第１２図に示す。第１２図において、コマ
ンドＳ°をＳＳ、　Ｓ−に分解する分解ステップは により表わされる。分解の結果得られる基本構成素子は
、次のように表わされる。すなわち、（Ｓ’Ｏ：（Ｓτ
、Ｓ；）げに対してＣ０ｎＣ（ＳＯ＋ＳＩ＋　ｓｚ）　
−その結果として得られる抽象回路を第１３図に示す。

（３）第１３図からの抽象回路の最適化は第１４図の抽
象回路を与える。最適化は、いずれかのサイドでのｐａ
ｓｓ構成素子の２つのｔｒａｎＳ構成素子との組合せを
５ｙｎｃ構成素子を介して制御される単一のｔｒａｎｓ
により代替する単一変換よりなる（第５ａ図参照）。

（７，３）　ＢａＦ２に対する具体回路合成具体回路合
成の場合は、変数およびバリュー通信チャネルに対して
１ピントの幅をとるものとする。この場合には、遅延不
感具体回路合成は次のようになる。

（１）第１４図からの抽象回路の翻訳により第１５図の
ような具体的遅延不感回路が生成される。

実線ボックスで包囲した第１５図の各補助回路は第１４
図の基本構成素子に対応し、かくして補助回路のセット
によりライブラリが構成される。簡単のため、他のライ
ブラリエレメントのリスト　アップは省略する。１対１
ライブラリによる翻訳についてはそれ自体よく知られて
いる。

（２）第１５図示具体回路の最適化は、例えば一番上の
補助回路１００においてＣエメレントを除去することに
ある。それは、Ｃエレメントの双方の入力は大地電位に
接続されており、Ｓ０出力線は直接大地電位に接続でき
ることによる。

【図面の簡単な説明】

第１図はシリコン　コンパイラ　プログラムの分解を与
える図、 第２図は言語ｃｐ−ｏの構文を示す図、第３図は言語Ｃ
Ｐ−１の構文を示す図、第４図、第５図および第６図は
抽象回路最適化期間中に適用される基本的抽象回路変換
の例を示す図、 第７図は基本構成素子ｒｅｐ、の具体回路を示す図、第
８図は基本構成素子ｓｅｑ、の具体回路を示す図、第９
図はｃｐ−ｏにおける２プレース　バッファの表示を与
える図、 第１０図は２ブレース　バッファのブロック図、第１１
図はＣＰ−０からＣＰ−１への２プレース　バッファの
翻訳を与える図、 第１２図は２ブレース　バッファのＣＰ−１バージゴン
の基本構成素子への分解を与える図（この分解の結果が
抽象回路である）。 第１３図は第１２図において抽出される抽象回路のグラ
フ表示を与える図、 第１４図は第１３図示抽象回路に適用した最適化の結果
を示す図、 第１５図に第１４図に関する具体回路実現を与える図、 また、第１表は種々の基本抽象回路構成素子のリストを
与える表である。 ２０・・・シリコン　コンパイラ ２２・・・原始テキスト ２４・・・ソース　アナライザ ２６・・・木構造 ２８・・・抽象回路シンセサイザ ３０・・・抽象回路 ３２・・・具体回路シンセサイザ ３４・・・具体回路 ３６・・・レイアウト　シンセサイザ ３８・・・ＶＬＳＩレイアウト ４０・・・回路シンセサイザ ４２・・・シリコン　シンセサイザ １００・・・補助回路 Ｅ ：：＝　５ｋｉｐ　ｌ　５ｔｏｐ　ｌ　ｃ？　１ｃ！　
ｌ　ｃ？ｚ　ｌ　ｃｌＥ　ｌ　ｘ　：＝　ＥＳｏ：　Ｓ
Ｉ　ｌ　Ｓｏ＋ＳＩｌ　９−ＩＳｏＪ＝Ｑ　−ＩＳ＋　
　ｌ　（！＋　−Ｓｏ）’；＝！７−＋Ｓ＋　ｌ　傘Ｓ
：：＝　ｋ　ｌ工１〜ＥＩＥｏロＥ４ υａｒ？（Ｓ） ｕａｒｌ（Ｓ）　　　　＝ ｃＡａｎ？（Ｓ）　　　＝ ｃｈａｎｌ（Ｓ）　　　＝ ＩｎｔＣｈａｎ（Ｓ）　　＝ Ｅｙ：ｔＣｈａｎ（Ｓ）　＝ ｃｏｎｄ（Ｓｏ、　ＳＩ）　　＝ △ △ Δ △ Ｓの内部で（ブール演算）式内にアクセスできる変数の
セット Ｓの内部ヘアサインできる変数のセットＳの内部で生起
する入力チャネルのセットＳの内部で生起する出力チャ
ネルのセットｃｈａｎ！（Ｓ）　ｎ　ｃｈａｎ７（Ｓ）
（ｅｈａｎｌ（Ｓ）　Ｕ　ｃｈａｎ７（Ｓ））　−１ｎ
ｔＣｈａｎ（Ｓ）ｕａｒｌ（Ｓ、））　ｎ　ｕａｒｌ（
Ｓ１）　＝φυαｒｉ（Ｓｏ）　ｎ　υαｒ？（Ｓ、）
　＝φｕαｒ？（Ｓｏ）　ｎ　ｕａｒｌ（Ｓ１）　＝φ
Ｃｈａｎ？（Ｓｏ）　ｎ　ｅｈａｎ？（Ｓ１）　＝φｃ
ｈａｎｌ（ＳＯ）　ｎ　ｃｈａｎｌ（Ｓ、）　＝φＳ＠ Ｓ。 ＳＩ Ｓ′ υａｒ？（Ｓ） ””　Ｓ：ｙｎｘ　Ｉ　５ｐｙｎｅ：Ｓ”　ｌ　ＳＯ：
ＳＩ　Ｉ　５０１Ｓ１１５ＯＩＳＩ　Ｉ　Ｓ°’：：＝
　Ｓｔｏｍｎｓ　ｌ　５ｚｙｎｅ。・Ｓ＃ｖ＋’ｌ（１
ｌ　Ｓｌｐ＋１４＋ｌ５１９１１ｇ１：：；Ｃ７°ｃ！
’　ｌ　ｃ７ｘ”　ｌ　ｃｌＥ”：：＝ｓｋ：ｐ”ｊ、
ｓｔ、ｏｐ”１ｘ：＝Ｅ”ＩＳ、”、、、、ＪＳ；；Ｓ
；ＪＳ；、Ｓ；ｇ　−＊　５．’Ｆｇ　→３．”　ＩＣ
ｇ　−＋　、５；）’；　ｗｇ　→Ｓ、”　ｌ　ｈ５”
：：＝　５（１１１１％ｌｌｌ　ｌ　５ａｖｎｃ。・町
−１、、：　Ｃ７’　　ｃ！”　　ｃ？工＋　ｃｌＥ”
：：＝　ｋ　ｌ　ｘ　ｌ〜Ｅ　ｌ　Ｅｏ口Ｅ。 ＝　Ｓの内部で（プール演が）式内にアクセスできる変
数のセット ｕａｒｌ（Ｓ）　　　　＝ Ｃｈａｎ？（Ｓ）　　　＝ ｃｈａｎｌ（Ｓ）　　　＝ ｃｈａば（Ｓ）＝ ｃｈａｎ’（Ｓ）　　　＝ ＩｎｔＣｈａｎ（Ｓ）　　＝ ＥｘｔＣｈａｎ（Ｓ）　＝ ｃｏｎｄ（Ｓ６．　Ｓｎ）　　＝ Δ △ △ Ｓの内部ヘアサインできる変数のセットＳの内部で生起
する入力チャネルのセットＳの内部で生起する出力チャ
ネルのセットＳの内部で生起する受動的チャネルのセッ
トＳの内部で生起する能動的チャネルのセットｃｈｃｕ
ｚ嘗（Ｓ））ｎｃｈａｎ？（５）（ｃＡａｒＬ！（Ｓ）
　ＬＪ　ｃｈｃｎ？（句）　−１ｎｔＣｈａｎ（Ｓ）ｕ
ａｒｌ（Ｓｏ）　ｎυα＋（（Ｓ、）　＝φ△ｖａｒｌ
（Ｓｏ）　ｎ　３＋ａｒ？（Ｓ１）　＝φｕａｒ？（Ｓ
ｏ）　ｎ　ｔ＋ａｒ！（ＳＩ）　＝φｃｈａｎｔ（Ｓ６
）　ｎ　ｃｈａｎ？（ＳＯ＝φＡ　ｃｈａｎｌ（ＳＯ）
ｎＣｈａｎ！（ＳＬ）　＝φｃｈａｎ＠（Ｓ６））ｎＣ
ｈａｎ”（ＳＩ）　＝φ△ｃｈａｎ’にＯ）　ｎ　ｃｈ
ａｎ”（Ｓ、）　＝φＦＩＧ、３ ＦＩＧ、　４ｂ ＦＩＧ、　４ｃ ＦＩＧ、５ａ ＦＩＧ、５ｂ ＦＩＧ、６ｂ ネ（ｉＴｚ；　ｒｎ！ｓ：）、　＊　（ｍ？ｙ；　０！
！／）ＦＩＧ、１１ Ｎ才

Claims (1)

1. 【特許請求の範囲】 １、シリコンコンパイラプログラムを実行 する方法において、 ａ）次のサブステップ、すなわち、 ａ１）明白な並列構造と、明白な直列構造と、明白な通
   信構造で、タイムインターバル として表わされ、かつ、プログラムチャ ネルの能動サイドまたは受動サイドでの実 行のため能動的もしくは受動的な通信行動 を規定するようにしたものとを含む概念を 有する第１の無条件並行コンピュータ言語 によりアルゴリズムを表現する原始テキス トを受信するサブステップ ａ２）該受信原始テキストを語句分析、構文分析および
   意味分析を行って該概念により 決められる（抽象概念としての）木構造表 現に変換するサブステップ を有するソースアナライザステップと、 ａ３）該木構造表現を抽象チャネルにより相互接続した
   基本構成素子のネットワークであ る抽象回路表現に変換するための抽象回路 シンセサイザステップで、このような各 基本構成素子は１つの基本プログラムの実 行を表わし、各抽象チャネルはそれを介し て相互接続される２つの基本プログラムを 正確に特徴づける関連のプログラムチャ ネルを表わすようにしたものと、 ａ４）各抽象チャネルを具体回路のワイヤセットに翻訳
   （変換）し、抽象回路の各基本構 成素子を少なくとも１つのワイヤセット により他の電子回路にリンクさせた基本電 子回路に翻訳する方法で、該抽象回路表現 をタイミング機構要求、回路形式要求およ び技術実現要求により制約されるような具 体回路表現に変換するステップと、 ａ５）該具体回路表現により特定されないが、インレイ
   アウト受動部分の電気的特性によ り要求（または指令）される基本回路素子 を与えるという少なくとも１つの低レベル タスクを実現しながら該具体回路表現を超 大規模集積回路レイアウトに変換するステ ップと を含むことを特徴とするシリコンコンパ イラ方法。 ２、該ソースアナライザステップは次の初 期ステップ、すなわち、 ａ０）該通信構造により該通信行動を瞬時的事象として
   規定するようにした第２の無条件 並行コンピュータ言語で該原始テキストを 受信し、サブステップａ１）に提供するため該原始テキ
   ストを該第１無条件並行コンピ ュータ言語に変換するステップ を含むことを特徴とする請求項１記載の方法。 ３、階層的シリコンコンパイラプログラム を有するコンピュータを含むシリコンコン パイラ装置において、 ａ）次の手段、すなわち、 ａ１）明白な並列構造と、明白な直列構造と、明白な通
   信構造で、タイム　インターバル として表わされ、かつ、プログラムチャ ネルの能動サイドまたは受動サイドでの実 行のため能動的もしくは受動的な通信行動 を規定するようにしたものとを含む概念を 有する第１の無条件並行コンピュータ言語 で表現した原始テキストを受信するための 第１受信手段 ａ２）受信した原始テキストを語句分析、構文分析およ
   び意味分析を行って該概念によ り決められる（抽象概念としての）木構造 表現に変換するための第１変換手段 ａ３）該木構造の表現を出力するための第１出力手段 を有するソースアナライザモジュールと、 ｂ）次の手段、すなわち、 ｂ１）該第１出力手段の出力を受信する第２受信手段 ｂ２）受信した該木構造表現を抽象チャネルにより相互
   接続した基本構成素子のネット ワークである抽象回路表現に変換するため、各基本構成
   素子は１つの基本プログラムの 実行を表わし、各抽象チャネルはそれを介 して相互接続される２つの基本プログラム を正確に特徴づける関連のプログラムチ ャネルを表わすようにした第２変換手段、 ｂ３）該抽象回路の表現を出力するための第２出力手段
   を有する抽象回路シンセサイザ モジュールと、 ｃ）次の手段、すなわち、 ｃ１）該第２出力手段の出力を受信する第３入力手段 ｃ２）各抽象チャネルを具体回路のワイヤ セットに翻訳し、抽象回路の各基本構成素 子を少なくとも１つのワイヤセットによ り他の電子回路にリンクさせた基本電子回 路に翻訳する方法で、該抽象回路表現を少 なくともタイミング機構要求、回路形式要 求および技術実現要求により制約されるよ うな具体回路表現に変換するための第３変 換手段 ｃ３）該具体回路表現を出力するための第３出力手段 を有する具体回路シンセサイザモジュール と、 ｄ）次の手段、すなわち、 ｄ１）該第３出力手段の出力を受信する第４入力手段 ｄ２）該具体回路表現により特定されないが、インレイ
   アウト受動部分の電気的特性によ り要求（または指令）される基本回路素子 を与えるという少なくとも１つの低レベル タスクを実現しながら、該具体回路表現を 超大規模集積回路レイアウトに変換するた めの第４変換手段 ｄ３）集積回路を生成するためのソースとして該大規模
   集積回路レイアウトを出力するた めの第４出力手段 を有するレイアウトシンセサイザモジュ ールと を含むことを特徴とするシリコンコンパイ ラ装置。 ４、該ソースアナライザモジュールは次の フロントモジュールすなわち、 ａ０）該通信構造により該通信行動を瞬時的事象として
   規定するようにした第２の無条件 並行コンピュータ言語で該原始テキストを 受信し、該第１受信手段に提供するため該 原始テキストを該第１無条件並行コンピュ ータ言語に変換するためのモジュール を含むことを特徴とする請求項３記載の装置。 ５、該抽象回路シンセサイザモジュールは所定の基本構
   成素子の環境の性能を評価するため該第２変換手段と双
   方向通信可能な価格属性変換装置を含み、該抽象回路内
   の該環境を修正することにより、実行されるプログラム
   を不変のままとして抽象回路の価格属性を改善するよう
   にしたことを特徴とする請求項３記載の装置。 次の手段、すなわち、 ａ）明白な並列構造と、明白な直列構造と、明白な通信
   構造で、タイムインターバル として表わされ、かつ、プログラムチャ ネルの能動サイドまたは受動サイドでの実 行のため能動的もしくは受動的な通信行動 を規定するようにしたものとを含む概念を 有する無条件並行コンピュータ言語で表現 された原始テキストの（抽象概念としての）　木構造表
   現の表示を受信する入力手段と、 ｂ）該木構造表現を抽象チャネルにより相互接続した基
   本構成素子のネットワークであ る抽象回路表現に変換するため、各基本構 成素子は１つの基本プログラムの実行を表 わし、各抽象チャネルはそれを介して相互　接続される
   ２つの基本プログラムを正確に 特徴づける関連のプログラムチャネルを 表わし、また、各基本プログラムを該抽象　回路内で少
   なくとも以下に示すモジュール、すなわち、 ｂ１）所定のｎおよびｋに対しｋ個の読取ポート（ｒｅ
   ａｄｐｏｒｔ）を有するｎビット変数（ｖａｒｉａｂｌ
   ｅ）： ｂ２）２つの能動ポート間のｎビットワイ ドインターコネクタであるｎビットパッ シベータ（ｐａｓｓｉｖａｔｏｒ）； ｂ３）１つの受動ポートから他の受動ポートにｎビット
   ワイドメッセージを能動的 に転送するｎビットトランスファーラ （ｔｒａｎｓｆｅｒｒｅｒ）； ｂ４）少なくとも２つのコマンドのセットを順次的に実
   行するシーケンサ（ｓｅｑｕｃｎｃｅｒ）：ｂ５）少な
   くとも２つのコマンドのセットを並行的に実行するコン
   カーサ（ｃｏｎｃｕｒｓｏｒ）：ｂ６）１つのコマンド
   をきわめて頻繁に繰返し実行するレピータ（ｒｅｐｅａ
   ｔｅｒ）；ｂ７）到来する論理メッセージの所定の値の
   制御により、特定の第１コマンドと特定の 第２コマンドを選択するプール演算セレク タ（ｂｏｏｌｅａｎｓｅｌｅｃｔｏｒ）： を実現させる有限セットの基本プログラムの　エレメン
   トとするようにした変換手段と、 ｃ）該抽象回路の表現を出力するため変換手段により供
   給される出力手段と を含むことを特徴とする請求項３または４に記載のシリ
   コンコンパイラ装置用として使 用する抽象回路シンセサイザモジュール。 さらに、 ａ）所定の基本構成素子の環境の性能を評価　するため
   、該変換手段と双方向通信可能と し、かつ該抽象回路内の該環境を修正する ことにより実行される可能性のあるプログ ラムを不変のままとして抽象回路の価格属 性を改善するよう形成した価格属性変換装 置 を含むことを特徴とする請求項６記載のモジュール。 該回路はその関連のアクティビティグラ フ内の任意の指向サイクルからフリーであり、かつ該回
   路は次の各基本構成素子、すなわち、ｋ読取ポートｎビ
   ット変数、ｎビットパッ シベータ、ｎビットトランスファーラ、シ ーケンサ、コンカーサ、レピータ、セレクタおよび少な
   くとも１つの他の形式の基本構成素子の少なくとも１つ
   を含むことを特徴とする請求項６または７に記載の抽象
   回路シンセサイザ　モジュールにより作製した機械生成
   抽象回路。 ９、該回路はその関連のアクティビティグラフ内の任意
   の指向サイクルからフリーであり、また該回路は次の構
   成素子、すなわち、ｋ読取ポートｎビット変数、ｎビッ
   トパッシ ベータ、ｎビットトランスファーラ、シー ケンサ、コンカーサ、レピータ、セレクタおよび少なく
   とも１つの他の形式の構成素子の少なくとも１つを含み
   、さらに該抽象回路は電子具体回路に変換するための１
   対１の変換可能な原始情報を表わすようにしたことを特
   徴とする請求項６または７に記載の抽象回路シンセサイ
   ザ　モジュールにより作製した機械生成抽象回路。 １０、該電子回路は、各々少なくとも次の相互接続基本
   構成素子、すなわち、 ａ）同時読取用のｋ個の読取ポートを有するｎビット変
   数； ｂ）２つの能動ポート間のｎビットワイド イゾターコネクタであるｎビットパッ シベータ； ｃ）１つの受動ポートから他の受動ポートにｎビットワ
   イドメッセージを能動的に 転送するｎビットトランスファーラ； ｄ）少なくとも２つのコマンドのセットを順次的に実行
   するシーケンサ； ｅ）少なくとも２つのコマンドのセットを並行的に実行
   するコンカーサ； ｆ）１つのコマンドをきわめて頻繁に繰返し実行するレ
   ピータ； ｇ）到来する論理メッセージの所定の値の制御により特
   定の第１コマンドと特定の第２ コマンドを選択するプール演算セレクタ をカウントする抽象回路の関連の基本構成素子を１対１
   で表示するような複数の電子回路モジュールを含むこと
   を特徴とする請求項１または２に記載の方法を適用して
   生成した電子回路。 １１、少なくとも１つの能動ポートおよび少なくとも１
   つの受動ポートの双方を有する各基本構成素子は、次の
   制約、すなわち、 ａ）すべての受動ポートのすべての電気的入力が安定値
   ０を与えられた後、第１の有限 時間以内にすべての能動ポートのすべての 電気的出力が安定値０となり、その後すべ ての能動ポートのすべての電気的入力が安 定値０を与えられた後、第２の有限時間以 内にすべての受動ポートのすべての電気的 出力が安定値０となる という条件を満足することと、 受動ポートのみを有する各基本構成素子は次の制約、す
   なわち、 ｂ）すべてのポートのすべての電気的入力が安定値０を
   与えられてから第３の有限時間 以内にすぺてのポートのすべての電気的出 力が安定値０となる という条件を満足することと、 その関連の抽象回路表示は次の制約、すなわち、 ｃ）それはその関連のアクティビティグラ フ内の任意の指向サイクルからフリーであ り、 ｄ）その関連のグラフ内の各ノードは少なくとも１つの
   外部受動ポートから到達可能で ある という条件を満足すること を特徴とする請求項１または２に記載の方法あるいは請
   求項３ないし５のいずれかに記載の装置により生成した
   リセットフリー電子 回路。