JP2000155777A - 電子回路 - Google Patents
電子回路Info
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- JP2000155777A JP2000155777A JP11307138A JP30713899A JP2000155777A JP 2000155777 A JP2000155777 A JP 2000155777A JP 11307138 A JP11307138 A JP 11307138A JP 30713899 A JP30713899 A JP 30713899A JP 2000155777 A JP2000155777 A JP 2000155777A
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- JP
- Japan
- Prior art keywords
- circuit
- passive
- active
- port
- abstract
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Devices For Executing Special Programs (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 シリコン・コンパイラ方法を適用することに
より正確に作動する回路を得ることを目的とする。 【解決手段】 能動的か受動的かのどちらかの通信コマ
ンドを含む並行コンピュータ言語により表現された原始
テキストを受信するスラップと、原始テキスト２２を木
構造２６に変換するステップと、木構造から抽象回路３
０に変換するステップを経て生成された電子回路であっ
て、ｎビットメモリ素子、ｎビットのパッシベータ回
路、ｎビットのトランスファーラ回路、シーケンサ回
路、コンカーサ回路、レピータ回路、ブール演算セレク
タ回路を含む電子回路である。
より正確に作動する回路を得ることを目的とする。 【解決手段】 能動的か受動的かのどちらかの通信コマ
ンドを含む並行コンピュータ言語により表現された原始
テキストを受信するスラップと、原始テキスト２２を木
構造２６に変換するステップと、木構造から抽象回路３
０に変換するステップを経て生成された電子回路であっ
て、ｎビットメモリ素子、ｎビットのパッシベータ回
路、ｎビットのトランスファーラ回路、シーケンサ回
路、コンカーサ回路、レピータ回路、ブール演算セレク
タ回路を含む電子回路である。
Description
【０００１】〔１〕緒言 〔1.1 〕発明の背景 本発明はシリコン コンパイラ方法に関するものであ
る。シリコン コンパイラは、集積回路により実行すべ
き機能が特定される場合、この種集積回路用のシリコン
レイアウトを生成するに必要なステップのシーケンス
である。本発明はシリコンの使用に限定されるものでな
く、例えば、ガリウム砒素の場合のように、他の基板材
料を使用する場合にも、同じ技術が適用される。このよ
うなシリコン コンパイラは、狭義的には爾後における
レイアウトの生産を単体化し、直進的にする手法をもた
らす。この場合、このような生産にはトランジスタの大
きさ、処理パラメータおよび他の基本量の挿入を含む。
また、本発明はシリコンコンパイラ装置にも関するもの
である。実際上、コンパイラ方法の種々の部分は容易に
手で実行することが可能であるが、この種装置の心臓部
はマン・マシン会話および特定のシリコン コンパイラ
プログラムを実行するための周辺装置を含む汎用オペ
レーティング システムを有するコンピュータである。
シリコン コンパイラ装置の機能は、特定のデジタル計
算を限定する原始テキストを受容し、それから集積回路
レイアウトの詳細な描写を生成することにより、集積回
路が事前に決められた計算を実行しうるようにすること
である。ここで、原始テキストを表現する言語は明白な
平行性に対する構造を与えるほか、明白な順次性を与え
るものとする必要がある。このような言語はしばしば無
条件並行言語(imperative-concurrentlanguage) と呼ば
れ、例として、広く知られている言語OCCAM, Ada,CSP
およびCCS がある。設計者はこれらの言語でどのような
補助計算を並行的に実行し、どのような補助計算を直列
的に実行する必要があるかを表現することができる。ま
た、これら２つの特徴の組合せにより、シリコン コン
パイラ方法にアーキテクチャーの自由度を与え、意図す
る目的（ターゲット）レイアウトに対する選択を与える
ことを可能にしうることが分る。無条件並行言語の本質
的特徴を現わす２つの小言語（“CP-0"および“CP-1")
に関しては、第３節に記載することにする。
る。シリコン コンパイラは、集積回路により実行すべ
き機能が特定される場合、この種集積回路用のシリコン
レイアウトを生成するに必要なステップのシーケンス
である。本発明はシリコンの使用に限定されるものでな
く、例えば、ガリウム砒素の場合のように、他の基板材
料を使用する場合にも、同じ技術が適用される。このよ
うなシリコン コンパイラは、狭義的には爾後における
レイアウトの生産を単体化し、直進的にする手法をもた
らす。この場合、このような生産にはトランジスタの大
きさ、処理パラメータおよび他の基本量の挿入を含む。
また、本発明はシリコンコンパイラ装置にも関するもの
である。実際上、コンパイラ方法の種々の部分は容易に
手で実行することが可能であるが、この種装置の心臓部
はマン・マシン会話および特定のシリコン コンパイラ
プログラムを実行するための周辺装置を含む汎用オペ
レーティング システムを有するコンピュータである。
シリコン コンパイラ装置の機能は、特定のデジタル計
算を限定する原始テキストを受容し、それから集積回路
レイアウトの詳細な描写を生成することにより、集積回
路が事前に決められた計算を実行しうるようにすること
である。ここで、原始テキストを表現する言語は明白な
平行性に対する構造を与えるほか、明白な順次性を与え
るものとする必要がある。このような言語はしばしば無
条件並行言語(imperative-concurrentlanguage) と呼ば
れ、例として、広く知られている言語OCCAM, Ada,CSP
およびCCS がある。設計者はこれらの言語でどのような
補助計算を並行的に実行し、どのような補助計算を直列
的に実行する必要があるかを表現することができる。ま
た、これら２つの特徴の組合せにより、シリコン コン
パイラ方法にアーキテクチャーの自由度を与え、意図す
る目的（ターゲット）レイアウトに対する選択を与える
ことを可能にしうることが分る。無条件並行言語の本質
的特徴を現わす２つの小言語（“CP-0"および“CP-1")
に関しては、第３節に記載することにする。
【０００２】〔1.2 〕説明の要約 本発明の目的は、無条件並行言語で原始テキスト上で作
動し、かつ融通性を最大に保持し、価格とマッチした結
果を許容しながら、VLSIレイアウトを作製しうるような
シリコン コンパイラ方法および装置を提供しようとす
るものである。この目的はシリコン コンパイラ装置に
より実現できる。このような組合せ装置はともに生産プ
ロセスを構成する部分サービスの連続を与え、かつそれ
自体で集積回路を開発し、設計するための強力なツール
を意味する。“シリコン コンパイラ”なる語句は、レ
イアウトを作製しうる種々のセットアップ用として早く
から漠然と使用されてきたが、それらの情況において
は、システムの垂直集積および種々の算術構造の可能性
の双方が極端に制限されていた。本発明によるときは、
きわめて広範囲の入力アルゴリズムを受入れることがで
き、また可能な実現技術上の制約もきわめて僅かであ
る。さらに、本発明方法を適用することにより正確に作
動する回路を生成することが可能となり、したがって、
プロセシング付き（再）設計サイクル((re)design-cum-
processing cycle) を通しての所要サイクル数が少なく
なる。ただし、そのための代償としては、シリコン面積
の幾分の増加もしくは作動速度の幾分の低下が考えられ
る。
動し、かつ融通性を最大に保持し、価格とマッチした結
果を許容しながら、VLSIレイアウトを作製しうるような
シリコン コンパイラ方法および装置を提供しようとす
るものである。この目的はシリコン コンパイラ装置に
より実現できる。このような組合せ装置はともに生産プ
ロセスを構成する部分サービスの連続を与え、かつそれ
自体で集積回路を開発し、設計するための強力なツール
を意味する。“シリコン コンパイラ”なる語句は、レ
イアウトを作製しうる種々のセットアップ用として早く
から漠然と使用されてきたが、それらの情況において
は、システムの垂直集積および種々の算術構造の可能性
の双方が極端に制限されていた。本発明によるときは、
きわめて広範囲の入力アルゴリズムを受入れることがで
き、また可能な実現技術上の制約もきわめて僅かであ
る。さらに、本発明方法を適用することにより正確に作
動する回路を生成することが可能となり、したがって、
プロセシング付き（再）設計サイクル((re)design-cum-
processing cycle) を通しての所要サイクル数が少なく
なる。ただし、そのための代償としては、シリコン面積
の幾分の増加もしくは作動速度の幾分の低下が考えられ
る。
【０００３】〔1.3 〕発明の他の局面 本発明の中心的局面を表わすものとしては、特に抽象回
路（abstract-circuit) の提供であると考えられる。し
たがって、本発明は抽象回路表現を与えるためのモジュ
ールにも関するものである。また、本発明は上述のモジ
ュールにより生成される抽象回路にも関するものであ
る。この種回路はレイアウト製造の中間生産物とするこ
とができる。この場合、抽象回路は生成プロセス内で実
行すべき任意の後のステップとは無関係である。また、
本発明は上記により生成される電子回路にも関する。こ
の場合、抽象回路の使用は構造的および幾何学的にそれ
から抽出した電子回路の特殊な特性への翻訳を行う。ま
た、本発明は上記により生成されるリセットフリー電子
回路にも関する。この場合は、抽象回路表現の暗黙初期
設定機構により、リセット ハードウエアを必要としな
い。
路（abstract-circuit) の提供であると考えられる。し
たがって、本発明は抽象回路表現を与えるためのモジュ
ールにも関するものである。また、本発明は上述のモジ
ュールにより生成される抽象回路にも関するものであ
る。この種回路はレイアウト製造の中間生産物とするこ
とができる。この場合、抽象回路は生成プロセス内で実
行すべき任意の後のステップとは無関係である。また、
本発明は上記により生成される電子回路にも関する。こ
の場合、抽象回路の使用は構造的および幾何学的にそれ
から抽出した電子回路の特殊な特性への翻訳を行う。ま
た、本発明は上記により生成されるリセットフリー電子
回路にも関する。この場合は、抽象回路表現の暗黙初期
設定機構により、リセット ハードウエアを必要としな
い。
【０００４】〔1.4 〕実施例について 以下図面により本発明を説明する。一般に、シリコン
コンパイラ プログラムがラン（実行）しているコンピ
ュータに関しては、一般構造であるため、その説明は省
略することにする。また、シリコン コンパイラ プロ
グラムのある部分を活性または不活性とし、かつ、この
ような部分間における種々のレベルでの相互同期を制御
するオペレーティング システムも一般の多重処理オペ
レーティング システムであるので、便宜および簡単の
ためこの種コンピュータおよびオペレーティング シス
テムに関しては詳細な説明は省略することにする。
コンパイラ プログラムがラン（実行）しているコンピ
ュータに関しては、一般構造であるため、その説明は省
略することにする。また、シリコン コンパイラ プロ
グラムのある部分を活性または不活性とし、かつ、この
ような部分間における種々のレベルでの相互同期を制御
するオペレーティング システムも一般の多重処理オペ
レーティング システムであるので、便宜および簡単の
ためこの種コンピュータおよびオペレーティング シス
テムに関しては詳細な説明は省略することにする。
【０００５】〔２〕シリコン コンパイラ装置の構造 図１はシリコン コンパイラ プログラムの一実施例の
分解図で、各モジュールはプロックにより表示し、入力
または出力操作は矢印を用いてそれにリンクさせるよう
にしている。ブロック20, 40, 42の各々はさらに２つの
ブロックに分解する。ブロック20は全体としてシリコン
コンパイラ プログラムを表わす。最初の次のブロッ
クは原始テキストを受信するソース アナライザ24であ
る。このアナライザ モジュールは語句分析，構文分析
および意味分析を実行する。これは原始言語の良く構成
されたキャラクタのため直進的（ストレートフォワー
ド）オペレーションである。この分析により、いわゆる
木構造(26)が生成される。前記木構造は、原始プログラ
ムの抽象的表現で、依然として原始言語の概念に限定さ
れている。この分析は意図するIC技術により表わされる
ような目的言語とは完全に無関係である。したがって、
ここで必要とするコンパイラ技術は汎用キャラクタを有
するを可とし、シリコン コンパイラに特定のものでは
ないので、ここではその説明を省略することにする。
分解図で、各モジュールはプロックにより表示し、入力
または出力操作は矢印を用いてそれにリンクさせるよう
にしている。ブロック20, 40, 42の各々はさらに２つの
ブロックに分解する。ブロック20は全体としてシリコン
コンパイラ プログラムを表わす。最初の次のブロッ
クは原始テキストを受信するソース アナライザ24であ
る。このアナライザ モジュールは語句分析，構文分析
および意味分析を実行する。これは原始言語の良く構成
されたキャラクタのため直進的（ストレートフォワー
ド）オペレーションである。この分析により、いわゆる
木構造(26)が生成される。前記木構造は、原始プログラ
ムの抽象的表現で、依然として原始言語の概念に限定さ
れている。この分析は意図するIC技術により表わされる
ような目的言語とは完全に無関係である。したがって、
ここで必要とするコンパイラ技術は汎用キャラクタを有
するを可とし、シリコン コンパイラに特定のものでは
ないので、ここではその説明を省略することにする。
【０００６】高いレベルの階層上では、シリコン シン
セサイザ モジュール42は回路シンセサイザ モジュー
ル40とレイアウト シンセサイザ モジュール36に分解
される。前者は具体回路(concrete circuit) 34 を与
え、後者はそれからVLSIレイアウト38を与える。長い相
互接続線に固有の容量を駆動するための付加的駆動装置
の提供のようなある種の低レベル タスクはレイアウト
シンセサイザモジュールに属する。具体回路34は、例
えば、CMOS技術におけるトランジスタ、TTL 技術におけ
るゲート回路またはAND, OR 等のように技術実現に無関
係の基本的論理表現によるような任意の相応した表現を
有するを可とする。このような表現および種々の低レベ
ル タスクをレイアウト シンサセイザ モジュール36
に与えることにより、前記モジュールの作動は直進的
（ストレートフォワード）翻訳となる。VLSIレイアウト
は、プロッタ用の一連の命令のような種々の異なる方法
で出力することができるが、本来的には上記の方法が一
般的である。
セサイザ モジュール42は回路シンセサイザ モジュー
ル40とレイアウト シンセサイザ モジュール36に分解
される。前者は具体回路(concrete circuit) 34 を与
え、後者はそれからVLSIレイアウト38を与える。長い相
互接続線に固有の容量を駆動するための付加的駆動装置
の提供のようなある種の低レベル タスクはレイアウト
シンセサイザモジュールに属する。具体回路34は、例
えば、CMOS技術におけるトランジスタ、TTL 技術におけ
るゲート回路またはAND, OR 等のように技術実現に無関
係の基本的論理表現によるような任意の相応した表現を
有するを可とする。このような表現および種々の低レベ
ル タスクをレイアウト シンサセイザ モジュール36
に与えることにより、前記モジュールの作動は直進的
（ストレートフォワード）翻訳となる。VLSIレイアウト
は、プロッタ用の一連の命令のような種々の異なる方法
で出力することができるが、本来的には上記の方法が一
般的である。
【０００７】回路シンセサイザ モジュール40はさらに
２つの部分的な回路シンセサイザモジュールに分解され
る。第１モジュール28は木構造をいわゆる抽象回路30に
変換し、第２モジュール32はそれから具体回路を生成す
る働きをする。抽象回路は、抽象チャネルにより相互接
続され、かつ一定の構成ルールを満足するような基本構
成素子よりなる回路網である。
２つの部分的な回路シンセサイザモジュールに分解され
る。第１モジュール28は木構造をいわゆる抽象回路30に
変換し、第２モジュール32はそれから具体回路を生成す
る働きをする。抽象回路は、抽象チャネルにより相互接
続され、かつ一定の構成ルールを満足するような基本構
成素子よりなる回路網である。
【０００８】モジュール32は抽象回路から具体回路34へ
の変換を行う。この変換は予定されるVLSI回路に関する
種々の技術的選択の制約のもとで行われる。主要な選択
は、 タイミング機構（すなわち、刻時，非同期または遅延不
感） 回路形式（すなわち、動的論理，静的論理） 技術実現（すなわち、バイポーラ，MOS またはガリウム
砒素） に関してなされる。
の変換を行う。この変換は予定されるVLSI回路に関する
種々の技術的選択の制約のもとで行われる。主要な選択
は、 タイミング機構（すなわち、刻時，非同期または遅延不
感） 回路形式（すなわち、動的論理，静的論理） 技術実現（すなわち、バイポーラ，MOS またはガリウム
砒素） に関してなされる。
【０００９】抽象回路から具体回路への変換は直進的
（ストレート フォワード）とし、抽象回路のエレメン
トを次の各項にしたがって具体回路の対応するエレメン
トに翻訳する。抽象回路の各チャネルを具体回路内の物
理的相互接続、すなわち、ワイヤの束に翻訳する。ワイ
ヤの数は、チャネルに沿ってどの値を通信するかに依存
し、かつその値の幅に依存する。抽象回路のパラメタラ
イズされていない各基本構成素子を具体回路の固定補助
回路に翻訳する。抽象回路のパラメタライズされた各基
本構成素子を規則正しい方法で複数の固定回路部分より
なる具体回路の補助回路に翻訳する。
（ストレート フォワード）とし、抽象回路のエレメン
トを次の各項にしたがって具体回路の対応するエレメン
トに翻訳する。抽象回路の各チャネルを具体回路内の物
理的相互接続、すなわち、ワイヤの束に翻訳する。ワイ
ヤの数は、チャネルに沿ってどの値を通信するかに依存
し、かつその値の幅に依存する。抽象回路のパラメタラ
イズされていない各基本構成素子を具体回路の固定補助
回路に翻訳する。抽象回路のパラメタライズされた各基
本構成素子を規則正しい方法で複数の固定回路部分より
なる具体回路の補助回路に翻訳する。
【００１０】〔３〕通信プロセス 無条件並行プログラミング言語の一例としては、CP-0
（“通信プロセス−レベル０”）がある。抽象回路はCP
-1（“通信プロセス−レベル１”）で記述される。これ
はCP-0と類似であるが、根本的に異なる“インターバ
ル”セマンティックスを有する言語である。抽象回路お
よび抽象回路合成のセクションに関しては以下のCP-0お
よびCP-1の説明を参照されたい。
（“通信プロセス−レベル０”）がある。抽象回路はCP
-1（“通信プロセス−レベル１”）で記述される。これ
はCP-0と類似であるが、根本的に異なる“インターバ
ル”セマンティックスを有する言語である。抽象回路お
よび抽象回路合成のセクションに関しては以下のCP-0お
よびCP-1の説明を参照されたい。
【００１１】〔3.1 〕CP-0 まず始めにCP-0の構文につき説明する。CP-0は本来広く
公表され、研究されている言語CSP のサブセットであ
る。 (C.A.R.Hoare著「Communicating Sequential Processe
s 」Communications of the ACM 誌21(8), 1978 年第66
6 −677 頁所載 および C.A.R.Hoare 著「Communicat
ing Sequential Processes 」Prentice-Hall Internat
ional 社発行Series in Computer Science, 1985年所載
を参照。）
公表され、研究されている言語CSP のサブセットであ
る。 (C.A.R.Hoare著「Communicating Sequential Processe
s 」Communications of the ACM 誌21(8), 1978 年第66
6 −677 頁所載 および C.A.R.Hoare 著「Communicat
ing Sequential Processes 」Prentice-Hall Internat
ional 社発行Series in Computer Science, 1985年所載
を参照。）
【００１２】一般に次の６つの構文的カテゴリーが使用
される。定数（constants)のセットConst （標準エレメ
ントｋ）、変数（variables)のセットVar （標準エレメ
ントｘ）、式（expression) のセットExp （標準エレメ
ントE, E0, E1)、ブール演算式（boolean expression)
のセットBexp（標準エレメントｇ）、チャネル（channe
l)のセットChan（標準エレメントｃ）およびコマンド
（commands) のセットCmd （標準エレメントS, S0, S1)
される。定数（constants)のセットConst （標準エレメ
ントｋ）、変数（variables)のセットVar （標準エレメ
ントｘ）、式（expression) のセットExp （標準エレメ
ントE, E0, E1)、ブール演算式（boolean expression)
のセットBexp（標準エレメントｇ）、チャネル（channe
l)のセットChan（標準エレメントｃ）およびコマンド
（commands) のセットCmd （標準エレメントS, S0, S1)
【００１３】図２はコマンドおよび式の生成ルール（Pr
oduction rule)を与えるものである。また、この図はコ
マンドＳの内部および外部チャネル（それぞれ IntChan
(S) および ExtChan(S) ）の定義をも与える。CP-0プロ
グラムはコマンドである。
oduction rule)を与えるものである。また、この図はコ
マンドＳの内部および外部チャネル（それぞれ IntChan
(S) および ExtChan(S) ）の定義をも与える。CP-0プロ
グラムはコマンドである。
【００１４】以下、種々のコマンド形状を（操作的およ
び非公式に）説明する。skip はアトミック コマンド
（atomic comma- nd) である。その実行はなんらの影響
も与えないが、首尾よく終る。stop はこれもアトミッ
ク コマンドである。その実行はなんらの影響も与えな
いが、終了しない。
び非公式に）説明する。skip はアトミック コマンド
（atomic comma- nd) である。その実行はなんらの影響
も与えないが、首尾よく終る。stop はこれもアトミッ
ク コマンドである。その実行はなんらの影響も与えな
いが、終了しない。
【００１５】c! はいわゆるノンプット コマンド (no
nputcommand)である。その実行は対応するノンプットコ
マンドc？との同期と等価である。ノンプット コマン
ド間の通信はノンバリュー コミュニケーション（non-
value communication)およびアンディレクテッド（andi
rected) コミュニケーションと呼ばれる。ｃ？とｃ！間
の示唆される非対称は人為的なもので、その導入はCP-1
への翻訳の表現を容易にする。
nputcommand)である。その実行は対応するノンプットコ
マンドc？との同期と等価である。ノンプット コマン
ド間の通信はノンバリュー コミュニケーション（non-
value communication)およびアンディレクテッド（andi
rected) コミュニケーションと呼ばれる。ｃ？とｃ！間
の示唆される非対称は人為的なもので、その導入はCP-1
への翻訳の表現を容易にする。
【００１６】c?v はインプット コマンドで、その実
行は２つの効果を有する。すなわち、対応するアウトプ
ット コマンドc!E との同期ならびに変数ｖへの出力式
（output expression)Ｅの値の割当である。インプット
コマンドとアウトプットコマンド間の通信はバリュー
コミュニケーション（value communication)およびデ
ィレクテッド(directed)コミュニケーション（すなわち
出力から入力への）と呼ばれる。
行は２つの効果を有する。すなわち、対応するアウトプ
ット コマンドc!E との同期ならびに変数ｖへの出力式
（output expression)Ｅの値の割当である。インプット
コマンドとアウトプットコマンド間の通信はバリュー
コミュニケーション（value communication)およびデ
ィレクテッド(directed)コミュニケーション（すなわち
出力から入力への）と呼ばれる。
【００１７】c!E はアウトプット コマンドである。
（上記参照）。
（上記参照）。
【００１８】v:＝E は割当コマンド（assignment com
mand) で、その実行後変数ｖは式Ｅの値を有する。S0；
S1 はコマンドS0およびS1の順次的実行である。S0，S1
はコマンドS0およびS1の並行的実行で、コマンドは条
件cond（S0, S1) を満足するものでなければならない
（図２参照）。
mand) で、その実行後変数ｖは式Ｅの値を有する。S0；
S1 はコマンドS0およびS1の順次的実行である。S0，S1
はコマンドS0およびS1の並行的実行で、コマンドは条
件cond（S0, S1) を満足するものでなければならない
（図２参照）。
【００１９】ｇ→S0‖¬ｇ→S1 はS0（ｇがホールド状
態の場合）またはS1（¬ｇがホールド状態の場合）のい
ずれかの実行に等しい （ｇ→S0）* ；¬ｇ→S1 はS0（ｇがホールド状態の
間）の０，１またはそれ以上の実行および後続のS1の実
行に等しい。
態の場合）またはS1（¬ｇがホールド状態の場合）のい
ずれかの実行に等しい （ｇ→S0）* ；¬ｇ→S1 はS0（ｇがホールド状態の
間）の０，１またはそれ以上の実行および後続のS1の実
行に等しい。
【００２０】＊Ｓ は（true→Ｓ）* ；false →skip
に対する略号で、Ｓを“永久に（forever)”繰返すこと
に等しい。
に対する略号で、Ｓを“永久に（forever)”繰返すこと
に等しい。
【００２１】通信活動には、包含される双方のプロセス
の同時参加を必要とするので、各通信事象が実際に起る
場合には持続時間なしの瞬間的アトミック行動とみなさ
なければならない。CP-0における通信は、通信すること
のイニシァティブに関し完全に対称である。ただし、通
信の方向に関しては非対称性が存在しうること勿論であ
る。
の同時参加を必要とするので、各通信事象が実際に起る
場合には持続時間なしの瞬間的アトミック行動とみなさ
なければならない。CP-0における通信は、通信すること
のイニシァティブに関し完全に対称である。ただし、通
信の方向に関しては非対称性が存在しうること勿論であ
る。
【００２２】さらに、通常の方法で括弧を使用するよう
にし、また、種々の２項演算子のバインディング パワ
（たばねる力）は、バー“‖”から矢印“→”，セミコ
ロン“；”からコンマ“，”（すなわち大きい記号から
小さい記号）の方向に増加するものとする。また、単項
演算子としての星印は最高のバインディング パワを有
する。
にし、また、種々の２項演算子のバインディング パワ
（たばねる力）は、バー“‖”から矢印“→”，セミコ
ロン“；”からコンマ“，”（すなわち大きい記号から
小さい記号）の方向に増加するものとする。また、単項
演算子としての星印は最高のバインディング パワを有
する。
【００２３】Bexpの構文はExp のそれである。ここで、
（ブール演算）式は基本的種類のもの（Pascalのような
プログラミング言語での表現参照）で、特に、それらは
サイド効果（side effect)を有せず、またそれらの評価
は常に終結するものと仮定する。この場合、式は定数
（すなわち、true, 0, 4, maxint, φ）の形，変数の
形を有するか、単項演算子（すなわち、not ）、もしく
は２項演算子（すなわち、∧，∨，＝，≠，≦，max, m
in, ＋，−，＊，div,∈， および∩）を用いたさらに
基本的な式により構成される。また、あるデータ タイ
ピングの形および形式強制もとられる。
（ブール演算）式は基本的種類のもの（Pascalのような
プログラミング言語での表現参照）で、特に、それらは
サイド効果（side effect)を有せず、またそれらの評価
は常に終結するものと仮定する。この場合、式は定数
（すなわち、true, 0, 4, maxint, φ）の形，変数の
形を有するか、単項演算子（すなわち、not ）、もしく
は２項演算子（すなわち、∧，∨，＝，≠，≦，max, m
in, ＋，−，＊，div,∈， および∩）を用いたさらに
基本的な式により構成される。また、あるデータ タイ
ピングの形および形式強制もとられる。
【００２４】CP-0はその基幹となる特徴を表示する目的
のためきわめて小さく保持するようにするが、CP-0プロ
グラミングの便宜性を高めるため、多くの拡張や記号法
的略号が考えられる。以下に、短かい、不完全なリスト
を記す。チャネル ネーム用の適当なリネーミング機能
を有するマルチプル インスタンシェーション(multipl
e instantiation)およびプログラム構成（構成素子また
はプロセス参照）目的用コマンドのネーミング （ブール演算）式（関数参照）のネーミング 名前のスコーピング（範囲） データ形式（Pascal参照）の導入 並列割当、並列入力および並列出力の導入 放送の導入 汎用保護コマンドもしくはケース コマンド の導入 テール再帰的（tail-recursive) コマンドの 導入 これらの拡張（extension)は根本的な問題なしに抽象回
路合成法内に収納することができる。
のためきわめて小さく保持するようにするが、CP-0プロ
グラミングの便宜性を高めるため、多くの拡張や記号法
的略号が考えられる。以下に、短かい、不完全なリスト
を記す。チャネル ネーム用の適当なリネーミング機能
を有するマルチプル インスタンシェーション(multipl
e instantiation)およびプログラム構成（構成素子また
はプロセス参照）目的用コマンドのネーミング （ブール演算）式（関数参照）のネーミング 名前のスコーピング（範囲） データ形式（Pascal参照）の導入 並列割当、並列入力および並列出力の導入 放送の導入 汎用保護コマンドもしくはケース コマンド の導入 テール再帰的（tail-recursive) コマンドの 導入 これらの拡張（extension)は根本的な問題なしに抽象回
路合成法内に収納することができる。
【００２５】〔3.2 〕CP-1 CP-1はCP-0に類似の小さい無条件並行言語である。CP-0
とCP-1の間の根本的差異は、通信の構造にある。すなわ
ち、CP-0においては、通信は（通信することのイニシァ
ティブに関して）対称的かつ瞬時的事象であるが、CP-1
においては通信は持続時間を有し、非対称インターバル
により表わされる。この非対称と持続時間の双方は通信
の物理学により近い一致を示す。さらに、非対称インタ
ーバルは対称事象より多くの方法で適時に配列すること
ができ、これらの付加的配列はきわめて有用である。
とCP-1の間の根本的差異は、通信の構造にある。すなわ
ち、CP-0においては、通信は（通信することのイニシァ
ティブに関して）対称的かつ瞬時的事象であるが、CP-1
においては通信は持続時間を有し、非対称インターバル
により表わされる。この非対称と持続時間の双方は通信
の物理学により近い一致を示す。さらに、非対称インタ
ーバルは対称事象より多くの方法で適時に配列すること
ができ、これらの付加的配列はきわめて有用である。
【００２６】通信は受動的または能動的のいずれかであ
る。能動的通信はプロセスにより始まり、受動的通信は
プロセスの環境により始まる。この差別は入力と出力間
の差別とは無関係であり、したがって、受動入力、能動
入力、受動出力および能動出力を有することが可能であ
る。CP-1コマンドにおいては、受動的（能動的）通信は
受動的（能動的）通信コマンドと提携する。プロセスは
能動的通信専用として、あるいは受動的通信専用として
１つのチャネルを使用する。したがって、能動チャネル
および受動チャネルに関しても言及することにする。
る。能動的通信はプロセスにより始まり、受動的通信は
プロセスの環境により始まる。この差別は入力と出力間
の差別とは無関係であり、したがって、受動入力、能動
入力、受動出力および能動出力を有することが可能であ
る。CP-1コマンドにおいては、受動的（能動的）通信は
受動的（能動的）通信コマンドと提携する。プロセスは
能動的通信専用として、あるいは受動的通信専用として
１つのチャネルを使用する。したがって、能動チャネル
および受動チャネルに関しても言及することにする。
【００２７】能動的および受動的通信コマンドの合成(c
omposition) は正確な実現に対し制限がある。すなわ
ち、受動入力の後に能動入力が配置される順次的構成を
実現する場合には、双方の通信の厳密な逐次的オーダー
を保証することは困難である。これらの制限を形式化す
るため、受動的（能動的）通信コマンドの他の（構造
化）コマンドに対する概念を一般化するようにしてお
り、図３に大部分の制限を構文的に示している。図示の
ように、コマンドに対しては、６つの構文的カテゴリ
ー、すなわち、
omposition) は正確な実現に対し制限がある。すなわ
ち、受動入力の後に能動入力が配置される順次的構成を
実現する場合には、双方の通信の厳密な逐次的オーダー
を保証することは困難である。これらの制限を形式化す
るため、受動的（能動的）通信コマンドの他の（構造
化）コマンドに対する概念を一般化するようにしてお
り、図３に大部分の制限を構文的に示している。図示の
ように、コマンドに対しては、６つの構文的カテゴリ
ー、すなわち、
【外１】 （能動的通信コマンド）、
【外２】 （能動的同期コマンド）、
【外３】 （能動的コマンド）、Ｓ°comm（受動的通信コマン
ド）、Ｓ°sync（受動的同期コマンド）、およびＳ°
（受動的コマンド）を導入する。この場合、受動的コマ
ンドはＳ°のように丸印を右肩に付して表示し、能動的
コマンドは〔外３〕のように黒丸（弾丸）印を右肩に付
して表示するようにする。
ド）、Ｓ°sync（受動的同期コマンド）、およびＳ°
（受動的コマンド）を導入する。この場合、受動的コマ
ンドはＳ°のように丸印を右肩に付して表示し、能動的
コマンドは〔外３〕のように黒丸（弾丸）印を右肩に付
して表示するようにする。
【００２８】演算子“‖”，“→”，“；”および“,
”はCP−０における対応物と同じ目的を有する。ま
た、ここには２つの新しい演算子、すなわち黒丸印
“・”およびコロン“：”を使用している。これらの意
味を説明する前に、まずsync（同期）コマンドの概念を
説明する必要がある。受動的（能動的）syncコマンドは
受動的（能動的）通信コマンドにより構成される。同期
コマンドの包含される通信は対応するインターバルがオ
ーバラップするよう同期して起る。すなわち、包含され
るすべての通信が始まっており、終了したものがない時
間にはある定まった時がある。さらに、包含されるすべ
ての通信が始まり、終了したものがない時間間隔として
同期インターバル（sync interval)を定義することがで
きる。２つの同期コマンドの黒丸印合成は双方の同期イ
ンターバルがオーバラップした同期コマンドである。ま
た、受動的同期コマンドと任意の能動的コマンドのコロ
ン印による合成は、能動的コマンドの実行が同期コマン
ドの同期インターバル内に完全に包囲される受動的コマ
ンドをもたらす。
”はCP−０における対応物と同じ目的を有する。ま
た、ここには２つの新しい演算子、すなわち黒丸印
“・”およびコロン“：”を使用している。これらの意
味を説明する前に、まずsync（同期）コマンドの概念を
説明する必要がある。受動的（能動的）syncコマンドは
受動的（能動的）通信コマンドにより構成される。同期
コマンドの包含される通信は対応するインターバルがオ
ーバラップするよう同期して起る。すなわち、包含され
るすべての通信が始まっており、終了したものがない時
間にはある定まった時がある。さらに、包含されるすべ
ての通信が始まり、終了したものがない時間間隔として
同期インターバル（sync interval)を定義することがで
きる。２つの同期コマンドの黒丸印合成は双方の同期イ
ンターバルがオーバラップした同期コマンドである。ま
た、受動的同期コマンドと任意の能動的コマンドのコロ
ン印による合成は、能動的コマンドの実行が同期コマン
ドの同期インターバル内に完全に包囲される受動的コマ
ンドをもたらす。
【００２９】最後の、しかし重要なCP-0との差は選択コ
マンドにある。CP-0においては、コマンド間の選択は保
護表現式（guard expression) の論理値をベースにして
いるが、CP-1の場合は、２つの（受動的）コマンドの最
初の受動的通信間で選択を行うことを許容している。し
たがって、Ｓ＝Ｓ0 °‖Ｓ1 °においては、S0とS1間の
選択は、これらの最初の通信が異なる場合は、S0とS1の
最初の通信行動を選択することで、Ｓの環境により決定
される。S0とS1の同時合成はcond（S0, S1) を満足しな
ければならない（図３参照）。また、CP-0に関してなさ
れる拡張および記号略号への注意事項はCP-1に対しても
同じように適用される。
マンドにある。CP-0においては、コマンド間の選択は保
護表現式（guard expression) の論理値をベースにして
いるが、CP-1の場合は、２つの（受動的）コマンドの最
初の受動的通信間で選択を行うことを許容している。し
たがって、Ｓ＝Ｓ0 °‖Ｓ1 °においては、S0とS1間の
選択は、これらの最初の通信が異なる場合は、S0とS1の
最初の通信行動を選択することで、Ｓの環境により決定
される。S0とS1の同時合成はcond（S0, S1) を満足しな
ければならない（図３参照）。また、CP-0に関してなさ
れる拡張および記号略号への注意事項はCP-1に対しても
同じように適用される。
【００３０】〔４〕抽象回路 抽象回路は一定の組成ルールを満足しながら、チャネル
により相互に接続した基本構成素子のネットワークであ
る。
により相互に接続した基本構成素子のネットワークであ
る。
【００３１】抽象回路は２つの面の見方をすることがで
きる。一方では、抽象回路はネットワークである。この
見方は特に、具体回路合成を考えるとき有用である。他
方では、抽象回路は、基本的CP-0プログラムから合成さ
れたCP-1プログラムに直接対応する。この見方は、特
に、抽象回路合成を考えるとき有用である。プログラム
構成がどのようにネットワーク構成に関係するするかに
ついては、以下第１サブセクションにおいて論ずること
にする。
きる。一方では、抽象回路はネットワークである。この
見方は特に、具体回路合成を考えるとき有用である。他
方では、抽象回路は、基本的CP-0プログラムから合成さ
れたCP-1プログラムに直接対応する。この見方は、特
に、抽象回路合成を考えるとき有用である。プログラム
構成がどのようにネットワーク構成に関係するするかに
ついては、以下第１サブセクションにおいて論ずること
にする。
【００３２】〔4.1 〕構成素子および構成 CP-1プログラムＳ゜を考えることにする。Ｓ゜がS0°,
S1°, ----,S°m-1 の形状を有する場合は、S0°, S
1°,---- , S m-1 は S゜の実構成素子(actual compone
nt)と呼ばれる。また、 Si と Sj の双方にチャネルｃ
が起った場合、構成素子 Si とSj はチャネルｃにより
接続されていると呼ばれる。（この場合、ｃは２つ以上
の構成素子内に生ずることはできない。）２つの接続さ
れた構成素子のうち、１つの構成素子はｃの能動的発生
のみを有し（この構成素子はチャネルの能動サイドと呼
ばれる）、他の構成素子はｃの変動的発生のみを有する
（この構成素子はチャネルの受動サイドと呼ばれる）。
S1°, ----,S°m-1 の形状を有する場合は、S0°, S
1°,---- , S m-1 は S゜の実構成素子(actual compone
nt)と呼ばれる。また、 Si と Sj の双方にチャネルｃ
が起った場合、構成素子 Si とSj はチャネルｃにより
接続されていると呼ばれる。（この場合、ｃは２つ以上
の構成素子内に生ずることはできない。）２つの接続さ
れた構成素子のうち、１つの構成素子はｃの能動的発生
のみを有し（この構成素子はチャネルの能動サイドと呼
ばれる）、他の構成素子はｃの変動的発生のみを有する
（この構成素子はチャネルの受動サイドと呼ばれる）。
【００３３】実際には、同一構造をもった異なる実構成
素子を同一形式素子（formal component) の例(instanc
e)とみなすことを可能にするリネイミング手順（renami
ng procedure) を導入する。形式構成素子ｆは孤立した
CP-1プログラム Sf °により表わされる。 Sf °内に発
生する外部チャネルはｆのポートと呼ばれる。また、ポ
ートのアクティビティ，ディレクション等に関してはチ
ャネルの相似性をベースにして説明することができる。
（ユニークな例の名前を有する）実構成素子は以下のよ
うに Sf °をリネーミング(renaming)することにより得
られる。
素子を同一形式素子（formal component) の例(instanc
e)とみなすことを可能にするリネイミング手順（renami
ng procedure) を導入する。形式構成素子ｆは孤立した
CP-1プログラム Sf °により表わされる。 Sf °内に発
生する外部チャネルはｆのポートと呼ばれる。また、ポ
ートのアクティビティ，ディレクション等に関してはチ
ャネルの相似性をベースにして説明することができる。
（ユニークな例の名前を有する）実構成素子は以下のよ
うに Sf °をリネーミング(renaming)することにより得
られる。
【００３４】変数名（variable names) 等を各々の例に
対して厳密に局部的なものとなるよう例の名(instance
name) で名前づけポート ネーム（実）チャネルのネー
ムで代替させる（ポートが対応するチャネルに接続され
ていると呼ばれる）。
対して厳密に局部的なものとなるよう例の名(instance
name) で名前づけポート ネーム（実）チャネルのネー
ムで代替させる（ポートが対応するチャネルに接続され
ていると呼ばれる）。
【００３５】複数の構成素子により組成されるCP-1プロ
グラムは次のようにしてネットワークに対応する。すな
わち、CP-1プログラム構成素子はネットワーク構成素子
に対応し、CP-1チャネル接続プログラム構成素子はネッ
トワーク構成素子の抽象チャネル接続ポートに対応す
る。
グラムは次のようにしてネットワークに対応する。すな
わち、CP-1プログラム構成素子はネットワーク構成素子
に対応し、CP-1チャネル接続プログラム構成素子はネッ
トワーク構成素子の抽象チャネル接続ポートに対応す
る。
【００３６】抽象回路は制限された形のCP-1プログラ
ム、すなわち、いわゆる基本構成素子（ベーシック コ
ンポーネント）の例の合成に対応する。抽象回路につき
論ずるに際しては、抽象回路のプログラム面とネットワ
ーク面との間に差別をつくることなく、一般のセンスで
“構成素子”および“チャネル”につき説明する。
ム、すなわち、いわゆる基本構成素子（ベーシック コ
ンポーネント）の例の合成に対応する。抽象回路につき
論ずるに際しては、抽象回路のプログラム面とネットワ
ーク面との間に差別をつくることなく、一般のセンスで
“構成素子”および“チャネル”につき説明する。
【００３７】〔4.2 〕基本構成素子（Basic Component) 基本構成素子（basic component)ｂはCP-0コマンド Sb
を有する基本的構成素子（elementary component)であ
る。基本構成素子は内部チャネルを有せず、すなわち S
b °は次式を満足する。
を有する基本的構成素子（elementary component)であ
る。基本構成素子は内部チャネルを有せず、すなわち S
b °は次式を満足する。
【外４】 基本構成素子のCP-1コマンドに対しては、チャネルおよ
び変数のデータ形式を制限して、正(positive)のビット
数のある論理ベクトルのみを考えることにする。ビット
数は対応するチャネルおよび変数の幅（width)と考えら
れる。また、任意の他のデータ形式は、ある固定長の論
理ベクトルにマップすることができるものと仮定する。
若干数の基本構成素子は次のうち１つまたはそれ以上の
方法でパラメータ化される。 構造物パラメータライゼーション：等価ポートのクラス
におけるポート数がパラメータである。 データ パラメータライゼーション：変数とポートの群
の幅がパラメータである。
び変数のデータ形式を制限して、正(positive)のビット
数のある論理ベクトルのみを考えることにする。ビット
数は対応するチャネルおよび変数の幅（width)と考えら
れる。また、任意の他のデータ形式は、ある固定長の論
理ベクトルにマップすることができるものと仮定する。
若干数の基本構成素子は次のうち１つまたはそれ以上の
方法でパラメータ化される。 構造物パラメータライゼーション：等価ポートのクラス
におけるポート数がパラメータである。 データ パラメータライゼーション：変数とポートの群
の幅がパラメータである。
【００３８】可逆性(reversibility) ：ポートのアクテ
ィビティがパラメータである。すなわち、いわゆる可逆
的構成素子はすべてそのアクティビティを逆にすること
ができる。
ィビティがパラメータである。すなわち、いわゆる可逆
的構成素子はすべてそのアクティビティを逆にすること
ができる。
【００３９】CP-0プログラムの抽象回路への翻訳にあた
っては、次のような組の基本構成素子を使用することで
充分である。var(n,k)＝（i?ｖ゜‖(o0!ｖ゜）* ，---,
（ｏk-1 ！ｖ゜) * ) * 書込み用入力ポートｉおよび
同時読出し用のｋ個の出力ポート o0,--- ，ｏk-1 を有
するｎビット変数（variable) 構成素子、const(n,c)＝
(o!c゜) * その唯一のポートｏ上にｎビットの一定値
ｃを出力する一定(cons-tant) 構成素子．pass(n) ＝
（i?ｖ゜・o!ｖ゜）* 能動出所と能動行先を接続する
ための受動入力ｉおよび受動出力ｏを有するｎビット
パッシベータ(passi- vator)、ノン・バリュー(non-val
ue) チャネルに対しては、パッシベータ コマンドは
（P0°・P1°) * ．
っては、次のような組の基本構成素子を使用することで
充分である。var(n,k)＝（i?ｖ゜‖(o0!ｖ゜）* ，---,
（ｏk-1 ！ｖ゜) * ) * 書込み用入力ポートｉおよび
同時読出し用のｋ個の出力ポート o0,--- ，ｏk-1 を有
するｎビット変数（variable) 構成素子、const(n,c)＝
(o!c゜) * その唯一のポートｏ上にｎビットの一定値
ｃを出力する一定(cons-tant) 構成素子．pass(n) ＝
（i?ｖ゜・o!ｖ゜）* 能動出所と能動行先を接続する
ための受動入力ｉおよび受動出力ｏを有するｎビット
パッシベータ(passi- vator)、ノン・バリュー(non-val
ue) チャネルに対しては、パッシベータ コマンドは
（P0°・P1°) * ．
【外５】 ポートｐ上のインターバルの制御により、ポートｉ上に
メッセージを能動的に入力し、ポートｏ上にメッセージ
を能動的に出力するｎビット トランスファラ（transf
errer)． mux(n,k)＝（（i0?v゜‖‥‖ｉk-1?ｖ゜) ： o!ｖ°）
* ｋ個の受動入力ポートi0, --,ik-1 の１つに受信さ
れるメッセージをポートｏ上に能動的に出力するｎビッ
ト マルチプレクサ (multiplexer) dmux(n,k) ＝（（ｏo !v゜‖‥‖ｏk-1!ｖ゜) ：i?ｖ°
)* ｋ個の受動出力ポート o0,--, ok-1 の１つにリ
クエストされるメッセージを能動的に入力するｎビット
ディマルチプレクサ(demultiplexer) ．
メッセージを能動的に入力し、ポートｏ上にメッセージ
を能動的に出力するｎビット トランスファラ（transf
errer)． mux(n,k)＝（（i0?v゜‖‥‖ｉk-1?ｖ゜) ： o!ｖ°）
* ｋ個の受動入力ポートi0, --,ik-1 の１つに受信さ
れるメッセージをポートｏ上に能動的に出力するｎビッ
ト マルチプレクサ (multiplexer) dmux(n,k) ＝（（ｏo !v゜‖‥‖ｏk-1!ｖ゜) ：i?ｖ°
)* ｋ個の受動出力ポート o0,--, ok-1 の１つにリ
クエストされるメッセージを能動的に入力するｎビット
ディマルチプレクサ(demultiplexer) ．
【外６】 ポートｐ上のインターバルの制御によりｋ個のポート a
o ,---, ak-1 を順次的に活性化させるシーケンサ（seq
uencer)． conc(k) ＝（ p゜：（a0°,---, ａ°k-1)）* ポート
ｐ上のインターバルの制御によりｋ個のポート a0,--,
ａk-1 を同時に活性化させるコンカーサ（concursor)． mix(k)＝(( po °‖‥‖ p°k-1 ) ：a °) * ｋ個の
各受動ポート po ,---, ｐk-1 上のインターバルの交互
的制御によりポートａを活性化させるミキサ（mixer)．
o ,---, ak-1 を順次的に活性化させるシーケンサ（seq
uencer)． conc(k) ＝（ p゜：（a0°,---, ａ°k-1)）* ポート
ｐ上のインターバルの制御によりｋ個のポート a0,--,
ａk-1 を同時に活性化させるコンカーサ（concursor)． mix(k)＝(( po °‖‥‖ p°k-1 ) ：a °) * ｋ個の
各受動ポート po ,---, ｐk-1 上のインターバルの交互
的制御によりポートａを活性化させるミキサ（mixer)．
【外７】 ポートｐ上のインターバルの制御により、ポートｉ上に
能動的に入力される論理値ｂが真理である限り、ポート
ａを繰返し活性化させるイタレータ（iterator).
能動的に入力される論理値ｂが真理である限り、ポート
ａを繰返し活性化させるイタレータ（iterator).
【外８】 ポートｐ上のインターバルの制御により、ポートａをき
わめて頻繁に活性化させるレピータ（repeater).
わめて頻繁に活性化させるレピータ（repeater).
【外９】 入力ポートｉからのｎビット値に応じてｋ個の能動ポー
トa0,---, ak-1 の１つを選択するセレクタ（sele-cto
r).
トa0,---, ak-1 の１つを選択するセレクタ（sele-cto
r).
【外１０】 ポートｉからの入力値への単項演算〜の結果をポートａ
に出力する可逆的単項演算子（reversible unary ope-
rator).
に出力する可逆的単項演算子（reversible unary ope-
rator).
【外１１】 ポートi0, i1からの入力値への２項演算□の結果をポー
トｏに出力する可逆的２項演算子(reversible binary o
perator).
トｏに出力する可逆的２項演算子(reversible binary o
perator).
【外１２】 その唯一のポートｐ上のインターバルに関与する以外は
なにごともしないスキッパ（skipper).
なにごともしないスキッパ（skipper).
【外１３】 その唯一のポートｐ上のインターバルを終わらせること
さえしないように、なにごともしないストッパ（stoppe
r)．
さえしないように、なにごともしないストッパ（stoppe
r)．
【００４０】
【表１】
【００４１】表１には単項演算子の例として、inv, in
c, dec を与え、２項演算子の例として、and, or, eq,
add, mul, shift を与えている。実際には、組の基本
構成素子を次の追加構成素子（表１参照）により拡張す
ることが有用である。最適化のための特別な（安価の）
実現（オリジナルセットからの基本構成素子の組合せの
取換え）：fork, sync. CP-0の拡張用として有用な構成素子：rom, ram, merg,
split, arbit,および付加的算術構成素子（すなわち、
一般のｎ項演算子における他の構成素子）．
c, dec を与え、２項演算子の例として、and, or, eq,
add, mul, shift を与えている。実際には、組の基本
構成素子を次の追加構成素子（表１参照）により拡張す
ることが有用である。最適化のための特別な（安価の）
実現（オリジナルセットからの基本構成素子の組合せの
取換え）：fork, sync. CP-0の拡張用として有用な構成素子：rom, ram, merg,
split, arbit,および付加的算術構成素子（すなわち、
一般のｎ項演算子における他の構成素子）．
【００４２】また、抽象回路を描写する場合は次の協約
が使用される。基本構成素子は表１の一番右の列に与え
られる記号でラベルされた大円で描く。基本構成素子の
ポートは基本構成素子の大円の境界上の小円として描
く。能動ポートは黒丸
が使用される。基本構成素子は表１の一番右の列に与え
られる記号でラベルされた大円で描く。基本構成素子の
ポートは基本構成素子の大円の境界上の小円として描
く。能動ポートは黒丸
【外１４】 を有し、受動ポートは白丸（°) を有する。チャネルは
ポート間のラインとして描く、通信チャネルは出力から
入力に向かう方向を与え、同期チャネルは方向性を与え
ない。
ポート間のラインとして描く、通信チャネルは出力から
入力に向かう方向を与え、同期チャネルは方向性を与え
ない。
【００４３】〔4.3 〕抽象回路用の構成ルール 抽象回路は２つの構成ルールを満足しなければならな
い。すなわち、抽象回路は非循環的であり、争いのない
もの（コンフリクト フリー）でなければならない。こ
の非循環性およびコンフリクト フリー性は抽象回路の
構造的特性で、遅延不感に対して充分なCP-1プログラム
の構文的特性から描き出される。さらに、それらは抽象
回路の初期設定の可能性（initializability) に関する
重要な前提である。
い。すなわち、抽象回路は非循環的であり、争いのない
もの（コンフリクト フリー）でなければならない。こ
の非循環性およびコンフリクト フリー性は抽象回路の
構造的特性で、遅延不感に対して充分なCP-1プログラム
の構文的特性から描き出される。さらに、それらは抽象
回路の初期設定の可能性（initializability) に関する
重要な前提である。
【００４４】非循環性は抽象回路のアクティビティ グ
ラフによりきわめて容易に表わされる。前記アクティビ
ティ グラフは以下のようにきめられる指向グラフ（di
rected graph) である。
ラフによりきわめて容易に表わされる。前記アクティビ
ティ グラフは以下のようにきめられる指向グラフ（di
rected graph) である。
【００４５】各基本構成素子はアクティビティ グラフ
の頂点に対応する。２つの基本構成素子間の各チャネル
はチャネルの能動的側面に対応する頂点からチャネルの
受動的側面に対応する頂点に向かう弧（arc)に対応す
る。
の頂点に対応する。２つの基本構成素子間の各チャネル
はチャネルの能動的側面に対応する頂点からチャネルの
受動的側面に対応する頂点に向かう弧（arc)に対応す
る。
【００４６】抽象回路のアクティビティ グラフは非循
環的、すなわち、指向サイクルを含まないものでなけれ
ばならない（ここで、サイクルは標準グラフ理論により
決められる）。
環的、すなわち、指向サイクルを含まないものでなけれ
ばならない（ここで、サイクルは標準グラフ理論により
決められる）。
【００４７】一般に、コンフリクト フリー性は、基本
構成素子ｂのコマンド Sb °がある受動インターバルの
配列（すなわち、２つのインターバルがオーバラップし
ない）を意味する場合には、（能動的）環境がこの配列
（オーダリング）を尊重しなければならないという概念
を表わす。特に、抽象回路のコンフリクト フリー性は
通常のコンフリクト フリー性に対して充分な構造的特
性である。
構成素子ｂのコマンド Sb °がある受動インターバルの
配列（すなわち、２つのインターバルがオーバラップし
ない）を意味する場合には、（能動的）環境がこの配列
（オーダリング）を尊重しなければならないという概念
を表わす。特に、抽象回路のコンフリクト フリー性は
通常のコンフリクト フリー性に対して充分な構造的特
性である。
【００４８】〔4.4 〕抽象回路の遅延不感性 抽象回路は遅延不感性である。遅延不感性は、抽象回路
の正確な作動がチャネルもしくは基本構成素子の相対的
遅延に従属しないことを意味する。
の正確な作動がチャネルもしくは基本構成素子の相対的
遅延に従属しないことを意味する。
【００４９】一般に、遅延不感性はCP-1プログラムに対
する特性として定義される。抽象回路に対応するCP-1プ
ログラムはこの特性を満足する。CP-1プログラムＳ゜の
遅延不感性の定義のため、次のようなＳ゜の変換を考慮
する。S゜における各ノン・バリュー チャネルｃに対
して、２つの新しいチャネルc0, c1を導入し、 S゜にお
けるすべての
する特性として定義される。抽象回路に対応するCP-1プ
ログラムはこの特性を満足する。CP-1プログラムＳ゜の
遅延不感性の定義のため、次のようなＳ゜の変換を考慮
する。S゜における各ノン・バリュー チャネルｃに対
して、２つの新しいチャネルc0, c1を導入し、 S゜にお
けるすべての
【外１５】 の発生を
【外１６】 で代替し、すべてのｃ゜の発生をc1°で代替し、コマン
ド
ド
【外１７】 を並列に構成する。ｃが外部受動（能動）チャネルの場
合は、c0(c1)をｃに等しくとる。
合は、c0(c1)をｃに等しくとる。
【００５０】S゜における能動出力を有する各バリュー
チャネルｃに対して新しいチャネルc0, c1を導入し、
S゜におけるすべての
チャネルｃに対して新しいチャネルc0, c1を導入し、
S゜におけるすべての
【外１８】 の発生を
【外１９】 で代替し、すべてのc?゜の発生をc1? ゜で代替し、コマ
ンド
ンド
【外２０】 を並列に構成する。ｃが外部受動（能動）チャネルの場
合は、c0(c1)をｃに等しくとる。
合は、c0(c1)をｃに等しくとる。
【００５１】S゜における能動入力を有する各バリュー
チャネルｃに対して新しいチャネルc0, c1を導入し、
S゜におけるすべての
チャネルｃに対して新しいチャネルc0, c1を導入し、
S゜におけるすべての
【外２１】 の発生を
【外２２】 で代替し、すべてのc!゜の発生をc1! ゜で代替し、コマ
ンド
ンド
【外２３】 を並列に構成する。ｃが外部受動（能動）チャネルの場
合は、c0(c1)をｃに等しくとる。
合は、c0(c1)をｃに等しくとる。
【００５２】上記の変換により等価のCP-1プログラムが
生ずる場合（それらの外部チャネルにおける動作が見分
けられないとき２つのCP-1プログラムは等価であると呼
ぶことにする。）、CP-1プログラムＳ゜は遅延不感性で
ある。
生ずる場合（それらの外部チャネルにおける動作が見分
けられないとき２つのCP-1プログラムは等価であると呼
ぶことにする。）、CP-1プログラムＳ゜は遅延不感性で
ある。
【００５３】〔4.5 〕初期設定（Initialization) 基本構成素子または抽象回路のCP-1コマンドの意味は、
有限状態マシンなる語で表現することができる。この有
限状態マシンを実現する具体回路は順次的電子回路であ
る。電源投入後、このような回路は、有限状態マシンに
おいて同じものがないような任意の状態となり得る。し
たがって、初期設定用手段、すなわち、回路をその初期
状態に設定する手段が必要不可欠であり、通常、これは
回路内に分布させた付加回路を使用して、いわゆるリセ
ットを与えることにより達成している。
有限状態マシンなる語で表現することができる。この有
限状態マシンを実現する具体回路は順次的電子回路であ
る。電源投入後、このような回路は、有限状態マシンに
おいて同じものがないような任意の状態となり得る。し
たがって、初期設定用手段、すなわち、回路をその初期
状態に設定する手段が必要不可欠であり、通常、これは
回路内に分布させた付加回路を使用して、いわゆるリセ
ットを与えることにより達成している。
【００５４】抽象回路に対しては、以下のような有効か
つ効率的初期設定にこのような付加的リセット回路を必
要としないが、この手順は基本構成素子による具体回路
の実現に際し付加的制約をもたらす。ここで、初期設定
手順の説明の前にいくつかの観察を行うことにする。
つ効率的初期設定にこのような付加的リセット回路を必
要としないが、この手順は基本構成素子による具体回路
の実現に際し付加的制約をもたらす。ここで、初期設定
手順の説明の前にいくつかの観察を行うことにする。
【００５５】(1) 基本構成素子のコマンド内に生ずるす
べての変数の値から概念を抽象することができる。コマ
ンドの意味は変数の初期値によるものではない。 (2) 抽象回路がいったんその初期状態になると、環境が
その受動外部ポートの１つにおいてインターバルを始め
るまで、回路はその状態にとどまる。これは抽象回路が
受動的であるという事実の直接的結果である。 (3) ポートの初期状態をすべての開始されたインターバ
ルも終った状態とする。その場合は、各基本構成素子
は、そのすべてのポートがそれらの初期状態にあるとき
その初期状態にあるという特性を有する。これは形式主
義ではなく、組の基本構成素子の選択の結果である。 (4) 抽象回路のすべての外部ポートがそれらの初期状態
にあるとき、回路がその初期状態にあるとは断定されな
いかも知れない。
べての変数の値から概念を抽象することができる。コマ
ンドの意味は変数の初期値によるものではない。 (2) 抽象回路がいったんその初期状態になると、環境が
その受動外部ポートの１つにおいてインターバルを始め
るまで、回路はその状態にとどまる。これは抽象回路が
受動的であるという事実の直接的結果である。 (3) ポートの初期状態をすべての開始されたインターバ
ルも終った状態とする。その場合は、各基本構成素子
は、そのすべてのポートがそれらの初期状態にあるとき
その初期状態にあるという特性を有する。これは形式主
義ではなく、組の基本構成素子の選択の結果である。 (4) 抽象回路のすべての外部ポートがそれらの初期状態
にあるとき、回路がその初期状態にあるとは断定されな
いかも知れない。
【００５６】第３の観察が初期設定手順への鍵である。
問題は、抽象回路の内部ポートへの直接制御ができない
ことである。また、外部ポートの状態に関する制御さえ
も制限され、外部ポートの電気的入力のみが制御可能で
ある。
問題は、抽象回路の内部ポートへの直接制御ができない
ことである。また、外部ポートの状態に関する制御さえ
も制限され、外部ポートの電気的入力のみが制御可能で
ある。
【００５７】ポートの状態を対（i, o) （ただし、ｉは
電気的入力、ｏは電気的出力とする）で表わすものとし
た場合は、ｉおよびｏが変化する組の値はポートの方向
および幅に従属するほか、メッセージの値の具体的表示
にも従属する。組の値の双方は、（０，０）がポートの
初期状態に対応するような１つの特別を値‘０’を有す
る。
電気的入力、ｏは電気的出力とする）で表わすものとし
た場合は、ｉおよびｏが変化する組の値はポートの方向
および幅に従属するほか、メッセージの値の具体的表示
にも従属する。組の値の双方は、（０，０）がポートの
初期状態に対応するような１つの特別を値‘０’を有す
る。
【００５８】受動ポートおよび能動ポートの双方を有す
る基本構成素子による具体回路の実現は、(1) すべての
受動ポートの電気的入力に安定値０が与えられて後、既
知の有限の時間内にすべての能動ポートの電気的出力が
安定値０を得、(2) 次に、すべての能動ポートの電気的
入力に安定値０が与えられる後、既知の有限時間内にす
べての受動ポートが安定値０を得、かくして、すべての
ポートが状態（０，０）を有するようになった場合に初
期設定の制約を満足する。
る基本構成素子による具体回路の実現は、(1) すべての
受動ポートの電気的入力に安定値０が与えられて後、既
知の有限の時間内にすべての能動ポートの電気的出力が
安定値０を得、(2) 次に、すべての能動ポートの電気的
入力に安定値０が与えられる後、既知の有限時間内にす
べての受動ポートが安定値０を得、かくして、すべての
ポートが状態（０，０）を有するようになった場合に初
期設定の制約を満足する。
【００５９】受動ポートのみを有する基本構成素子によ
る具体回路の実現は、すべてのポートの電気的入力に安
定値が与えられた後、既知の有限時間内に、すべてのポ
ートの電気的出力が安定値０を得た場合に、初期設定の
制約を満足する。
る具体回路の実現は、すべてのポートの電気的入力に安
定値が与えられた後、既知の有限時間内に、すべてのポ
ートの電気的出力が安定値０を得た場合に、初期設定の
制約を満足する。
【００６０】すべての基本構成素子がこの初期設定の制
約を満足するときは、すべての外部ポートの電気的入力
の値に安定値０を与えることにより、抽象回路を初期設
定することができる。予言可能な有限時間内にすべての
外部ポートの電気的出力は安定値０となり、すべての内
部ポートもそれらの初期状態となる。かくして、抽象回
路はその初期状態となる。
約を満足するときは、すべての外部ポートの電気的入力
の値に安定値０を与えることにより、抽象回路を初期設
定することができる。予言可能な有限時間内にすべての
外部ポートの電気的出力は安定値０となり、すべての内
部ポートもそれらの初期状態となる。かくして、抽象回
路はその初期状態となる。
【００６１】抽象回路の非循環性ならびに抽象回路と基
本構成素子のコマンドが受動的であるという事実はこの
初期設定手順の有効性を証明するのに重大な役割を演ず
る。
本構成素子のコマンドが受動的であるという事実はこの
初期設定手順の有効性を証明するのに重大な役割を演ず
る。
【００６２】〔５〕抽象回路合成 抽象回路合成は（木構造で表示された）CP-0プログラム
の（効率的かつ）等価な抽象回路への変換である。CP-0
プログラムと抽象回路は、それらの関連の外部チャネル
における行為がアトミックイベントと（タイム）インタ
ーバル間の差別から見分けがつかないとき等価である。
この変換は次のような３つの連続する副変換より成る。 (1) CP-0プログラムの“等価な”CP-1プログラムへの翻
訳（translation) (2) CP-1プログラムの“等価な”抽象回路（すなわち、
基本構成素子から構成されたCP-1プログラム）の分解
（decomposition) (3) 抽象回路の“等価な”、しかし“安価な”抽象回路
への最適化（optimization) これらの３つのステップならびに表示“等価(equivalen
t)”および“安価（cheaper)”に関しては３つのサブセ
クションで論ずることにする。
の（効率的かつ）等価な抽象回路への変換である。CP-0
プログラムと抽象回路は、それらの関連の外部チャネル
における行為がアトミックイベントと（タイム）インタ
ーバル間の差別から見分けがつかないとき等価である。
この変換は次のような３つの連続する副変換より成る。 (1) CP-0プログラムの“等価な”CP-1プログラムへの翻
訳（translation) (2) CP-1プログラムの“等価な”抽象回路（すなわち、
基本構成素子から構成されたCP-1プログラム）の分解
（decomposition) (3) 抽象回路の“等価な”、しかし“安価な”抽象回路
への最適化（optimization) これらの３つのステップならびに表示“等価(equivalen
t)”および“安価（cheaper)”に関しては３つのサブセ
クションで論ずることにする。
【００６３】〔5.1 〕翻訳 CP-0コマンドＳからの等価なCP-1コマンドは次の３つの
ステップを含む。 (1) CP-0コマンドＳはこのサブ・コマンドをアクティブ
コマンドを（そのすべてのアトミック コマンドを含
んで）能動コマンドに反復的に変換することにより能動
コマンドに変換する。これは、CP-0におけるＳの構文お
よびCP-1における〔外３〕の構文が同形であるため直進
的である。結果として得られるコマンドは、それが能動
的であり、また通常、同時に起る
ステップを含む。 (1) CP-0コマンドＳはこのサブ・コマンドをアクティブ
コマンドを（そのすべてのアトミック コマンドを含
んで）能動コマンドに反復的に変換することにより能動
コマンドに変換する。これは、CP-0におけるＳの構文お
よびCP-1における〔外３〕の構文が同形であるため直進
的である。結果として得られるコマンドは、それが能動
的であり、また通常、同時に起る
【外２４】 に対して条件
【外２５】 に従わないので、まだCP-1コマンドではない（図３参
照） (2) 〔外３〕はその前に s0 °を置くことにより受動コ
マンドに変換する：（s0 は〔外３〕の初期チャネルと
呼ばれる。すなわち、環境はノン・バリュコーチャネル
s0 上の能動通信により〔外３〕を開始する) (3) 内部チャネル上のアクティビティ間の争い（コンフ
リクト）は次のようにして解決される。 (a) 〔外３〕内の各内部チャネルに対して２つの新しい
チャネル、すなわち、c0およびc1を導入する。 (b) 各能動出力コマンド
照） (2) 〔外３〕はその前に s0 °を置くことにより受動コ
マンドに変換する：（s0 は〔外３〕の初期チャネルと
呼ばれる。すなわち、環境はノン・バリュコーチャネル
s0 上の能動通信により〔外３〕を開始する) (3) 内部チャネル上のアクティビティ間の争い（コンフ
リクト）は次のようにして解決される。 (a) 〔外３〕内の各内部チャネルに対して２つの新しい
チャネル、すなわち、c0およびc1を導入する。 (b) 各能動出力コマンド
【外２６】 で代替し、各能動入力コマンド
【外２７】 で代替する
【外２８】 として短縮することができる) 。 (c) 各チャネル対（c0, c1) に対してコマンド（c0?v゜
・c1!v゜) * （基本構成素子 pass) を導入し、ｓ0
゜：〔外３〕と並列に構成する。どの値もパスしない場
合、パッシベータ(passivator)は対称となる（c0゜・c1
゜)
・c1!v゜) * （基本構成素子 pass) を導入し、ｓ0
゜：〔外３〕と並列に構成する。どの値もパスしない場
合、パッシベータ(passivator)は対称となる（c0゜・c1
゜)
【００６４】結果として得られるコマンドは全く妥当な
CP-1コマンドで、形状（s0：〔外３〕 )，PASSを有す
る。ただしPASSは導入された組のタイプpassの基本構成
素子である。
CP-1コマンドで、形状（s0：〔外３〕 )，PASSを有す
る。ただしPASSは導入された組のタイプpassの基本構成
素子である。
【００６５】〔5.2 〕分 解 CP-1コマンド（CP-0からCP-1への翻訳結果としての形状
を有する）の基本構成素子のネットワークへの分解は４
つの連結する分解ステップ、すなわち、変数の分離、チ
ャネルの分解、コマンドの分解および表現式の分解を含
む。
を有する）の基本構成素子のネットワークへの分解は４
つの連結する分解ステップ、すなわち、変数の分離、チ
ャネルの分解、コマンドの分解および表現式の分解を含
む。
【００６６】〔5.2.1 〕変数の分離 変数の分離は次のステップにより実現される。 (1)
【外２９】 （ただし、E(x)は変数ｘが参照（reference)される式）
の〔外３〕における各割当に対して、補助変数および割
当を導入する。
の〔外３〕における各割当に対して、補助変数および割
当を導入する。
【外３０】 で代替する。ここで、x0は、（変数ｘにおける同時読出
しおよび書込み行動を防止するための）新しい補助変数
である。 (2)形状ｇ→S0‖¬ｇ→S1（これに対して、var?(g) ∩
(var!S0 var!S1) ≠φ) の〔外３〕における各チョイ
ス コマンドに対して、補助変数および割当を導入す
る。ｇ→S0‖¬ｇ→S1をg0：＝g;(g0 →S0‖¬g0→S1)
で代替する。ここで、g0は変数var?(g) における同時読
出しおよび書込み行動を防止するため）新しい補助論理
変数である。 (3)〔外３〕における各変数ｘ（補助変数を含む）に対
してタイプvar の基本構成素子ｘを書込ポート x.iおよ
び読取ポート x.oとともに導入する。 (4)各割当
しおよび書込み行動を防止するための）新しい補助変数
である。 (2)形状ｇ→S0‖¬ｇ→S1（これに対して、var?(g) ∩
(var!S0 var!S1) ≠φ) の〔外３〕における各チョイ
ス コマンドに対して、補助変数および割当を導入す
る。ｇ→S0‖¬ｇ→S1をg0：＝g;(g0 →S0‖¬g0→S1)
で代替する。ここで、g0は変数var?(g) における同時読
出しおよび書込み行動を防止するため）新しい補助論理
変数である。 (3)〔外３〕における各変数ｘ（補助変数を含む）に対
してタイプvar の基本構成素子ｘを書込ポート x.iおよ
び読取ポート x.oとともに導入する。 (4)各割当
【外３１】 で代替 (5)各入力コマンド
【外３２】 で代替 (6)チャネルｃ上の（ブール演算）式Ｅ、すなわち、
【外３３】 （ここで、｛x0,x1,--, x n-1 ｝はＥ内で参照される組
の変数である）を次のいわゆる能動表現コマンド(activ
e-expression command) ，すなわち、
の変数である）を次のいわゆる能動表現コマンド(activ
e-expression command) ，すなわち、
【外３４】 結果として得られるコマンドは妥当なCP-1コマンドで、
形状 (s0:〔外３〕)，PASS, VAR を有する。ここで、V
AR は導入された組のタイプvar の基本構成素子であ
る。
形状 (s0:〔外３〕)，PASS, VAR を有する。ここで、V
AR は導入された組のタイプvar の基本構成素子であ
る。
【００６７】〔5.2.2 〕チャネルの分解 (s0:〔外３〕) ，PASS, VAR における各内部チャネルは
２回または２回以上参照される。すなわち、PASS VAR
におけるpassまたはvar 構成素子において受動的に１
回、〔外３〕において能動的に１回またはそれ以上参照
される。チャネル分解の目的は、各内部チャネルが正確
に能動的に１回、受動的に１回参照されるようS を変換
することである。１回以上（すなわちＫ回）能動的に参
照された各内部チャネルｃに対しては、２つのステップ
が適用される。第１に、チャネルｃに対するＫ個の能動
的参照はそれらをc1--cKとリネーミングすることによ
り、独特（ユニーク）なものとし、（ユニーク）な受動
的参照はc0とリネーミングする。第２に、 (1) ｃがノンプット（nonput) チャネルの場合には、タ
イプmix の基本構成素子をc0に接続したその能動ポート
およびc1--cKに接続したそのＫ個の受動入力ポートとと
もに導入する。 (2) ｃに対する能動的参照が出力の場合には、タイプmu
x の基本構成素子をc0に接続したその能動出力ポートお
よびc1--cKに接続したそのＫ個の受動出力ポートととも
に導入する。 (3) ｃに対する能動的参照が入力で、対応する受動的参
照がvar 構成素子の部分でない場合には、タイプdmuxの
基本構成素子をc0に接続したその能動入力ポートおよび
c1--cKに接続したＫ個の受動出力ポートとともに導入す
る。 (4) ｃに対する能動的参照が入力で、対応する受動的参
照がvar 構成素子の部分である場合には、そのvar 構成
素子の（受動的）読取ポートの数をＫに拡張し、これら
のポートをc1--cKに接続する。
２回または２回以上参照される。すなわち、PASS VAR
におけるpassまたはvar 構成素子において受動的に１
回、〔外３〕において能動的に１回またはそれ以上参照
される。チャネル分解の目的は、各内部チャネルが正確
に能動的に１回、受動的に１回参照されるようS を変換
することである。１回以上（すなわちＫ回）能動的に参
照された各内部チャネルｃに対しては、２つのステップ
が適用される。第１に、チャネルｃに対するＫ個の能動
的参照はそれらをc1--cKとリネーミングすることによ
り、独特（ユニーク）なものとし、（ユニーク）な受動
的参照はc0とリネーミングする。第２に、 (1) ｃがノンプット（nonput) チャネルの場合には、タ
イプmix の基本構成素子をc0に接続したその能動ポート
およびc1--cKに接続したそのＫ個の受動入力ポートとと
もに導入する。 (2) ｃに対する能動的参照が出力の場合には、タイプmu
x の基本構成素子をc0に接続したその能動出力ポートお
よびc1--cKに接続したそのＫ個の受動出力ポートととも
に導入する。 (3) ｃに対する能動的参照が入力で、対応する受動的参
照がvar 構成素子の部分でない場合には、タイプdmuxの
基本構成素子をc0に接続したその能動入力ポートおよび
c1--cKに接続したＫ個の受動出力ポートとともに導入す
る。 (4) ｃに対する能動的参照が入力で、対応する受動的参
照がvar 構成素子の部分である場合には、そのvar 構成
素子の（受動的）読取ポートの数をＫに拡張し、これら
のポートをc1--cKに接続する。
【００６８】結果として得られるコマンドは妥当なCP-1
コマンドであり、形状（s0：〔外３〕）, PASS, VAR, M
IX, MUX, DMUX を有する。ここで、MIX, MUXおよび DM
UXは導入されたタイプmix, muxおよびdmuxの組の基本構
成素子を示し、上記コマンドにおける各内部チャネルは
正確に１回受動的に、また１回能動的に参照される。
コマンドであり、形状（s0：〔外３〕）, PASS, VAR, M
IX, MUX, DMUX を有する。ここで、MIX, MUXおよび DM
UXは導入されたタイプmix, muxおよびdmuxの組の基本構
成素子を示し、上記コマンドにおける各内部チャネルは
正確に１回受動的に、また１回能動的に参照される。
【００６９】〔5.2.3 〕コマンドの分解 コマンド分解は形状 c゜: 〔外３〕のコマンドの基本構
成素子および受動表現式コマンド（下記参照）への分解
を取扱うものである。まず、最初に、(c゜: 〔外３〕）
* が c゜: 〔外３〕に対する妥当な実現であることを観
察する（ c゜の完了から観察可能な〔外３〕の完了後、
環境は〔外３〕を再スタートさせることさえできる）。
(c゜: 〔外３〕) * の分解は、９つの可能な能動コマン
ド〔外３〕の形状に対して別個に取扱われる（割当コマ
ンドは変数分離中除去される）。また、c0およびc1を２
つの新しいノンプット(nonput)チャネルとする。
成素子および受動表現式コマンド（下記参照）への分解
を取扱うものである。まず、最初に、(c゜: 〔外３〕）
* が c゜: 〔外３〕に対する妥当な実現であることを観
察する（ c゜の完了から観察可能な〔外３〕の完了後、
環境は〔外３〕を再スタートさせることさえできる）。
(c゜: 〔外３〕) * の分解は、９つの可能な能動コマン
ド〔外３〕の形状に対して別個に取扱われる（割当コマ
ンドは変数分離中除去される）。また、c0およびc1を２
つの新しいノンプット(nonput)チャネルとする。
【外３５】
【００７０】結果として得られるコマンドは妥当なCP-1
コマンドで、形状、EXP, PASS, VAR, MIX, MUX, DMUX,
SKIP, STOP, TRANS, SEQ, CONC, SEL, ITER,RER を有す
る。ここで、EXP はさらに分解されるべき組の受動表現
式コマンドを示し、また、SKIP, STOP, TRANS, SEQ, CO
NC, SEL, ITER およびRER は、それぞれ、タイプskip,
stop, trans, seq, conc, sel, iter およびrep の導入
される組の基本構成素子である。
コマンドで、形状、EXP, PASS, VAR, MIX, MUX, DMUX,
SKIP, STOP, TRANS, SEQ, CONC, SEL, ITER,RER を有す
る。ここで、EXP はさらに分解されるべき組の受動表現
式コマンドを示し、また、SKIP, STOP, TRANS, SEQ, CO
NC, SEL, ITER およびRER は、それぞれ、タイプskip,
stop, trans, seq, conc, sel, iter およびrep の導入
される組の基本構成素子である。
【００７１】〔5.2.4 〕表現式の分解 最後の分解ステップは形状
【外３６】 の受動表現式コマンドの分解である。分解は受動表現式
コマンドの４つの可能な形状に対して別個に扱われる。
また、c0およびc1を２つの新しいチャネルとする。
コマンドの４つの可能な形状に対して別個に扱われる。
また、c0およびc1を２つの新しいチャネルとする。
【外３７】
【００７２】結果として得られるコマンドは妥当なCP-1
コマンドで、特に、形状PASS, VAR, MIX, MUX, DMUX ,
SKIP, STOP, TRANS, SEQ, CONC, SEL, ITER,REP,CONST,
UNA, BINの抽象回路である。ここで、CONST, UNAおよ
び BIN は、それぞれタイプconst,単項演算子および２
項演算子の導入される組の基本構成素子を示す。
コマンドで、特に、形状PASS, VAR, MIX, MUX, DMUX ,
SKIP, STOP, TRANS, SEQ, CONC, SEL, ITER,REP,CONST,
UNA, BINの抽象回路である。ここで、CONST, UNAおよ
び BIN は、それぞれタイプconst,単項演算子および２
項演算子の導入される組の基本構成素子を示す。
【００７３】かくして、（CP-0からCP-1への翻訳の結果
としての形状を有する）CP-1コマンドの抽象回路への分
解が終了する。
としての形状を有する）CP-1コマンドの抽象回路への分
解が終了する。
【００７４】〔5.3 〕抽象回路最適化 抽象回路の最適化は抽象回路をある価格基準にしたがっ
て等価でより“廉価な”抽象回路に変換することであ
る。この変換は基本的（抽象回路）変換のシーケンスの
形状を有する。
て等価でより“廉価な”抽象回路に変換することであ
る。この変換は基本的（抽象回路）変換のシーケンスの
形状を有する。
【００７５】〔5.3.1 〕抽象回路の価格 抽象回路に関しては種々の価格基準、すなわち、構成素
子の数またはチャネル数等が考えられるが、実際上は、
例えば回路のサイズ、回路スピードおよび消費電力のよ
うな対応する具体回路の価格の方がより関心事である。
関連の価格基準は所定の抽象回路に対する真の価格価値
に戻る所定の価格機能に反映されるものとする。所定の
抽象回路変換が最適かどうかを決定することがこの価格
機能である。簡単かつ有用を価格機能の一例として、関
連の具体回路（すなわち、CMOS回路）のトランジスタ
カウントに戻る機能がある。
子の数またはチャネル数等が考えられるが、実際上は、
例えば回路のサイズ、回路スピードおよび消費電力のよ
うな対応する具体回路の価格の方がより関心事である。
関連の価格基準は所定の抽象回路に対する真の価格価値
に戻る所定の価格機能に反映されるものとする。所定の
抽象回路変換が最適かどうかを決定することがこの価格
機能である。簡単かつ有用を価格機能の一例として、関
連の具体回路（すなわち、CMOS回路）のトランジスタ
カウントに戻る機能がある。
【００７６】〔5.3.2 〕基本的変換 （抽象回路）変換は他の回路による補助回路の置換えと
して系統的に表示することができる。この場合、取除か
れる補助回路と介挿される回路が等価であるような変換
のみを考えるものとする。等価な回路の各対のうち１つ
は、通常、手元の価格基準にしたがってより廉価であ
る。１つの基本的変換は他の基本的変換によって形式化
することはできない。
して系統的に表示することができる。この場合、取除か
れる補助回路と介挿される回路が等価であるような変換
のみを考えるものとする。等価な回路の各対のうち１つ
は、通常、手元の価格基準にしたがってより廉価であ
る。１つの基本的変換は他の基本的変換によって形式化
することはできない。
【００７７】組の基本的変換は使用うしる基本構成素子
に従属する。以下に与える組の有用な変換は発見的に生
成されたものであるが、基本的テーマは、高価な基本構
成素子を時分割共用とするか、共用構成素子まわりのチ
ャネル構成を簡単にするかという主旨での基本構成素子
の共用に関するものである。
に従属する。以下に与える組の有用な変換は発見的に生
成されたものであるが、基本的テーマは、高価な基本構
成素子を時分割共用とするか、共用構成素子まわりのチ
ャネル構成を簡単にするかという主旨での基本構成素子
の共用に関するものである。
【００７８】基本構成素子の共用を目指す基本的変換の
有用性は、本発明による構文指向分解方法から発する。
それはCP-1サブコマンドが独立して分解されることによ
る。また、独立して分解されるプログラム部分の境界は
基本的変換を暗示する非能率さを示す。
有用性は、本発明による構文指向分解方法から発する。
それはCP-1サブコマンドが独立して分解されることによ
る。また、独立して分解されるプログラム部分の境界は
基本的変換を暗示する非能率さを示す。
【００７９】図4aないし図4c，図5aないし図5cおよび図
6a，図6bは基本的変換の実施例を与えるものである。す
なわち図4aないし図4cは受動表現式コマンドを共用する
例を示し、図5aないし図5cはトランスファーラを共用す
る例を示し、また、図6a，図6bは制御構造を共用する例
を示す。図6aにおいて、基本構成素子は、シーケンサ，
コンカーサまたはシンクロナイザとすることができる。
これらの各図は対の等価回路を示す。左側の回路または
右側の回路のどちらが安いかは手元の価格基準による
が、最も現実的な価格基準に対しては右側の回路の方が
廉価である。
6a，図6bは基本的変換の実施例を与えるものである。す
なわち図4aないし図4cは受動表現式コマンドを共用する
例を示し、図5aないし図5cはトランスファーラを共用す
る例を示し、また、図6a，図6bは制御構造を共用する例
を示す。図6aにおいて、基本構成素子は、シーケンサ，
コンカーサまたはシンクロナイザとすることができる。
これらの各図は対の等価回路を示す。左側の回路または
右側の回路のどちらが安いかは手元の価格基準による
が、最も現実的な価格基準に対しては右側の回路の方が
廉価である。
【００８０】〔5.3.3 〕変換シーケンス 抽象回路最適化は、最終の回路が最初の回路より安いよ
うな基本的変換のシーケンスとして実行される。所定の
抽象回路に対しては多くのこのようなシーケンスが存在
するが、最適の抽象回路をもたらすシーケンスを見出す
ことは通常きわめて難しい問題で、これには、次のよう
な２つの理由がある。 − 通常１つ以上の基本的変換を与えることができ、１
つの変換の選択は他を使用不能とし、次に、さもなけれ
ば現われることのない新しい変換が与えられる。 − より廉価な最終結果に到達させるのに、しばしば価
格が高くなるような変換を必要とする。一般に価格は変
換シーケンスに沿って単調に減少するものではない。
うな基本的変換のシーケンスとして実行される。所定の
抽象回路に対しては多くのこのようなシーケンスが存在
するが、最適の抽象回路をもたらすシーケンスを見出す
ことは通常きわめて難しい問題で、これには、次のよう
な２つの理由がある。 − 通常１つ以上の基本的変換を与えることができ、１
つの変換の選択は他を使用不能とし、次に、さもなけれ
ば現われることのない新しい変換が与えられる。 − より廉価な最終結果に到達させるのに、しばしば価
格が高くなるような変換を必要とする。一般に価格は変
換シーケンスに沿って単調に減少するものではない。
【００８１】最適化変換シーケンスを計算するための簡
単かつ有効な（しかし最適でない）戦略は、次のような
いわゆるグリーディなアクゴリズム（greedy algorith
m ）、すなわち、これ以上のコスト改善変換を与えるこ
とができなくなるまで、ランダムに選択したコスト改善
基本的変換を旨く実施することである。
単かつ有効な（しかし最適でない）戦略は、次のような
いわゆるグリーディなアクゴリズム（greedy algorith
m ）、すなわち、これ以上のコスト改善変換を与えるこ
とができなくなるまで、ランダムに選択したコスト改善
基本的変換を旨く実施することである。
【００８２】〔６〕具体回路合成 具体回路合成は抽象回路の等価な具体回路への変換であ
る。抽象回路と具体回路は、インターバルおよびいわゆ
る初期手順シーケンス(handshakesequences)間の差別は
さておき、関連の外部チャネルにおけるそれらの行動が
区別できないとき等価である。電気的ハンドシェーク
シーケンスは、CP-0イベントの精製 (refinement) とし
てのCP-1インターバルの導入と同じように、CP-1インタ
ーバルの精製として導入される。
る。抽象回路と具体回路は、インターバルおよびいわゆ
る初期手順シーケンス(handshakesequences)間の差別は
さておき、関連の外部チャネルにおけるそれらの行動が
区別できないとき等価である。電気的ハンドシェーク
シーケンスは、CP-0イベントの精製 (refinement) とし
てのCP-1インターバルの導入と同じように、CP-1インタ
ーバルの精製として導入される。
【００８３】抽象回路の具体回路への変換に関しては、
所望の具体回路の形式（タイミング機構，技術等に関す
る）に応じて、いくつかのオプションが存在する。変換
は次の２つの連続する補助変換よりなる。 (1) 抽象回路の“等価な”具体回路への翻訳 (transla
tion). (2) 具体回路の“等価な”しかも“より廉価”な具体回
路への最適化（optimization).
所望の具体回路の形式（タイミング機構，技術等に関す
る）に応じて、いくつかのオプションが存在する。変換
は次の２つの連続する補助変換よりなる。 (1) 抽象回路の“等価な”具体回路への翻訳 (transla
tion). (2) 具体回路の“等価な”しかも“より廉価”な具体回
路への最適化（optimization).
【００８４】以下、上記のステップならびに“等価”お
よび“より廉価”の概念につき論ずることにするが、一
方では、任意の具体回路形式の任意選択に対する一般的
局面を、他方では、抽象回路の具体回路への例示的変
換、すなわち、遅延不感（delay-insentive)具体回路へ
の変換に対する特殊な局面を説明する。まず、遅延不感
回路からスタートすることにする。
よび“より廉価”の概念につき論ずることにするが、一
方では、任意の具体回路形式の任意選択に対する一般的
局面を、他方では、抽象回路の具体回路への例示的変
換、すなわち、遅延不感（delay-insentive)具体回路へ
の変換に対する特殊な局面を説明する。まず、遅延不感
回路からスタートすることにする。
【００８５】〔6.1 〕遅延不感回路 遅延不感回路は個々のゲートおよびワイヤ（線）の遅延
の任意の組合せに対して作動する回路である。
の任意の組合せに対して作動する回路である。
【００８６】遅延不感回路においては、すべての通信は
ワイヤ上の電圧転移により実現される。遅延と無関係な
シーケンス関係の保持は関連の転移グループ間の因果関
係を設定することにより得られる。一般に、同期および
通信には相互接続されたワイヤおよびゲートの閉ループ
に沿ってのシグナリングを必要とする。
ワイヤ上の電圧転移により実現される。遅延と無関係な
シーケンス関係の保持は関連の転移グループ間の因果関
係を設定することにより得られる。一般に、同期および
通信には相互接続されたワイヤおよびゲートの閉ループ
に沿ってのシグナリングを必要とする。
【００８７】例示的具体回路合成の場合は次のような複
数の理由のため遅延回路を使用する。 − 電圧転移による通信およびクロックの欠如は抽象回
路におけるインターバル通信に概念的に近似している。 − 遅延不感回路へのコンパイルは具体回路レベルにま
で分離された機能的および物理的正確さを保持し、例え
ば、グリッチ（glitches) およびクロック スキュー(c
lock skew)のような標準的な同期の問題が回避される。
また、遅延不感回路はプロセス パラメータおよび作動
条件に関して強固なものと思われる。 − 不要な遅延により回路の正しい作動が影響を受けな
いことのため、より容易にレイアウト合成を行うことが
できる。 − 遅延不感回路は、同期回路の速度が最悪の場合の行
動をベースにしているのに対し、平均的な場合の行動を
ベースにしているため、回路の速度が速くなりがちであ
る。また、関連の電圧転移のみしか起り得ないため、電
力消費も少ない。
数の理由のため遅延回路を使用する。 − 電圧転移による通信およびクロックの欠如は抽象回
路におけるインターバル通信に概念的に近似している。 − 遅延不感回路へのコンパイルは具体回路レベルにま
で分離された機能的および物理的正確さを保持し、例え
ば、グリッチ（glitches) およびクロック スキュー(c
lock skew)のような標準的な同期の問題が回避される。
また、遅延不感回路はプロセス パラメータおよび作動
条件に関して強固なものと思われる。 − 不要な遅延により回路の正しい作動が影響を受けな
いことのため、より容易にレイアウト合成を行うことが
できる。 − 遅延不感回路は、同期回路の速度が最悪の場合の行
動をベースにしているのに対し、平均的な場合の行動を
ベースにしているため、回路の速度が速くなりがちであ
る。また、関連の電圧転移のみしか起り得ないため、電
力消費も少ない。
【００８８】トランジスタ レベルまたはゲート レベ
ル上での完全な遅延不感は設定できない。これらのレベ
ルでは、いくつかの、ただしきわめて少ない遅延に関す
る局部的仮定が不可欠である。これらの仮定は、若干の
遅延は他に対して無視できるような（いくつかの相互接
続ゲートを含む）等時性領域（isochronic regions)の
概念によりカバーされる。等時性領域を含む遅延不感回
路は次のエレメントから組成される。 − 任意の有限の遅延を有するワイヤ − すべての関連出力の遅延間の差を無視しうるような
いわゆる等時性フォーク（isochronic forks) − 関連入力に関して対称な有限の遅延を有する簡単な
論理ゲート
ル上での完全な遅延不感は設定できない。これらのレベ
ルでは、いくつかの、ただしきわめて少ない遅延に関す
る局部的仮定が不可欠である。これらの仮定は、若干の
遅延は他に対して無視できるような（いくつかの相互接
続ゲートを含む）等時性領域（isochronic regions)の
概念によりカバーされる。等時性領域を含む遅延不感回
路は次のエレメントから組成される。 − 任意の有限の遅延を有するワイヤ − すべての関連出力の遅延間の差を無視しうるような
いわゆる等時性フォーク（isochronic forks) − 関連入力に関して対称な有限の遅延を有する簡単な
論理ゲート
【００８９】他の形式のゲートから組成した回路を上記
の対称特性をもったゲートを有する回路に容易に変換す
ることができる。
の対称特性をもったゲートを有する回路に容易に変換す
ることができる。
【００９０】遅延不感回路を作成する場合は、都合のよ
い任意のゲートが使用されるが、遅延不感回路において
きわめて頻繁に出てくるミュラーＣエレメント(Muller
C-element)と呼ばれる特殊なエレメントを使用する。
(C.L.Seitz, System Timing, Chapter7 in:C.A.Mead,
L.A.Conway, Introduction to VLSI Systems, Addison
Wesley, London AmsterdamParis, 1980.を参照) Ｃエレ
メントは１つの出力を有し、任意の数の入力を有するこ
とができる。その出力は、すべての入力が現在の出力値
の反対の値を有する場合のみ変化し、そうでない場合出
力は不変である。Ｃエレメントは“Ｃ”を円で包囲した
形で描写する。より多くの出力を描写した場合、これら
に同じ信号を表わす。
い任意のゲートが使用されるが、遅延不感回路において
きわめて頻繁に出てくるミュラーＣエレメント(Muller
C-element)と呼ばれる特殊なエレメントを使用する。
(C.L.Seitz, System Timing, Chapter7 in:C.A.Mead,
L.A.Conway, Introduction to VLSI Systems, Addison
Wesley, London AmsterdamParis, 1980.を参照) Ｃエレ
メントは１つの出力を有し、任意の数の入力を有するこ
とができる。その出力は、すべての入力が現在の出力値
の反対の値を有する場合のみ変化し、そうでない場合出
力は不変である。Ｃエレメントは“Ｃ”を円で包囲した
形で描写する。より多くの出力を描写した場合、これら
に同じ信号を表わす。
【００９１】〔6.2 〕翻 訳 あらゆる具体回路形式オプションに対して抽象回路の具
体回路への翻訳は次のような方法で直進的（straightfo
rward)である。 (1) 抽象回路の各チャネルを具体回路内の物理的相互接
続、すなわち、ワイヤ（配線）の束に翻訳する。ワイヤ
の数はチャネルに沿って値（バリュー）が通信されるか
どうかに従属し、もしそうであれば値の幅に従属する。 (2) 抽象回路のパラメタライズされない各基本構成素子
を具体回路の固定補助回路に翻訳する。 (3) 抽象回路のパラメタライズされた各基本構成素子を
正規の方法で複数の固定回路部分により組成した補助回
路に翻訳する。 以下順次上記各項につき説明する。
体回路への翻訳は次のような方法で直進的（straightfo
rward)である。 (1) 抽象回路の各チャネルを具体回路内の物理的相互接
続、すなわち、ワイヤ（配線）の束に翻訳する。ワイヤ
の数はチャネルに沿って値（バリュー）が通信されるか
どうかに従属し、もしそうであれば値の幅に従属する。 (2) 抽象回路のパラメタライズされない各基本構成素子
を具体回路の固定補助回路に翻訳する。 (3) 抽象回路のパラメタライズされた各基本構成素子を
正規の方法で複数の固定回路部分により組成した補助回
路に翻訳する。 以下順次上記各項につき説明する。
【００９２】〔6.2.1 〕チャネル あらゆる回路形式オプションに対して、どのようにして
電気信号で通信インターバルを実現するかを決める必要
がある。刻時された回路に対しては、信号はクロック
“チック（tick) ”の時間におけるワイヤ上の電圧レベ
ルにより表わされ、遅延不感回路に対しては、信号はワ
イヤ上の電圧転移により表わされる。インターバルと信
号間の関係は次の各項を特定するプロトコルにより与え
られる。 (1) （どの値が通信されるかに応じ、またその値の幅に
応じて）１つのチャネルでの通信にどれだけのワイヤが
使用されるか、インターバルはチャネルの能動サイドに
より始まり、チャネルの受動サイドにより終るので、そ
れぞれ、各関連サイドから他のサイドにシグナリングす
る２つのワイヤ グループが必要である。 (2) どのようにして同期が得られるか、すなわち双方の
ワイヤ グループ上の信号がどのようにして刻時される
か、 (3) どのようにして各値が信号によりエンコードされる
か、
電気信号で通信インターバルを実現するかを決める必要
がある。刻時された回路に対しては、信号はクロック
“チック（tick) ”の時間におけるワイヤ上の電圧レベ
ルにより表わされ、遅延不感回路に対しては、信号はワ
イヤ上の電圧転移により表わされる。インターバルと信
号間の関係は次の各項を特定するプロトコルにより与え
られる。 (1) （どの値が通信されるかに応じ、またその値の幅に
応じて）１つのチャネルでの通信にどれだけのワイヤが
使用されるか、インターバルはチャネルの能動サイドに
より始まり、チャネルの受動サイドにより終るので、そ
れぞれ、各関連サイドから他のサイドにシグナリングす
る２つのワイヤ グループが必要である。 (2) どのようにして同期が得られるか、すなわち双方の
ワイヤ グループ上の信号がどのようにして刻時される
か、 (3) どのようにして各値が信号によりエンコードされる
か、
【００９３】プロトコルは各インターバルに対して信号
のシーケンスを限定する。このようなシーケンスはハン
ドシェーク シーケンス(handshake sequence)と呼ばれ
る。
のシーケンスを限定する。このようなシーケンスはハン
ドシェーク シーケンス(handshake sequence)と呼ばれ
る。
【００９４】遅延不感回路に対しては、いくつかのプロ
トコルが可能である。本発明による具体回路合成の実施
例の場合は、次のようなプロトコルを使用している。 (1) ノンプット（nonput) チャネルは、それぞれチャネ
ルの各関連サイドから他のサイドに至る２つのワイヤに
対応する。幅ｎの入出力チャネルは出力から入力への2n
のワイヤの束プラス入力から出力への単一ワイヤに翻訳
する。 (2) 同期はいわゆる４フェーズ シグナリングにより実
現される。第１のフェーズでは、能動サイドがその電気
的出力ワイヤ上で電圧転移を開始し、第２のフェーズで
は変動サイドがその電気的出力上に転移を生じさせ、第
３のフェーズでは、能動サイドがその転移を逆転させ
（したがって、その電気的出力ワイヤ上には再び初期状
態が設定される）。また第４のフェーズでは、受動サイ
ドがその転移を逆転させる。第１のフェーズはCP-1イン
ターバルの始めに対応し、第４のフェーズはCP-1インタ
ーバルの終りに対応する。 (3) バリュー エンコーディングに対しては、いわゆる
複線コード（double-rail code) を使用する。各データ
ビットは対のワイヤに対応する。１つのワイヤ上の転移
は値“０”を示し、他のワイヤ上の転移は値“１”を示
す。
トコルが可能である。本発明による具体回路合成の実施
例の場合は、次のようなプロトコルを使用している。 (1) ノンプット（nonput) チャネルは、それぞれチャネ
ルの各関連サイドから他のサイドに至る２つのワイヤに
対応する。幅ｎの入出力チャネルは出力から入力への2n
のワイヤの束プラス入力から出力への単一ワイヤに翻訳
する。 (2) 同期はいわゆる４フェーズ シグナリングにより実
現される。第１のフェーズでは、能動サイドがその電気
的出力ワイヤ上で電圧転移を開始し、第２のフェーズで
は変動サイドがその電気的出力上に転移を生じさせ、第
３のフェーズでは、能動サイドがその転移を逆転させ
（したがって、その電気的出力ワイヤ上には再び初期状
態が設定される）。また第４のフェーズでは、受動サイ
ドがその転移を逆転させる。第１のフェーズはCP-1イン
ターバルの始めに対応し、第４のフェーズはCP-1インタ
ーバルの終りに対応する。 (3) バリュー エンコーディングに対しては、いわゆる
複線コード（double-rail code) を使用する。各データ
ビットは対のワイヤに対応する。１つのワイヤ上の転移
は値“０”を示し、他のワイヤ上の転移は値“１”を示
す。
【００９５】〔6.2.2 〕基本構成素子 基本構成素子のCP-1コマンドにつき考えることにする。
このコマンドからは、イベント（すなわち、通信インタ
ーバルの始めと終りに対応するイベント）の（部分的）
命令またはオーダーが生じ、この（部分的）オーダーか
らハンドシェーク信号の（部分的）オーダーを抽出する
ことができる。それは、回路形式オプション用のプロト
コルが直接インターバルおよびハンドシェーク シーケ
ンスに関係していることによる。かくして、各基本構成
素子に対して、その行動をハンドシェーク信号により記
述したいわゆるハンドシェーク展開(handshake expansi
on) を抽出することができる。このハンドシェーク展開
は、基本構成素子の具体回路に対する仕様として機能
し、基本構成素子の翻訳はこの仕様を実現する補助回路
を与える。
このコマンドからは、イベント（すなわち、通信インタ
ーバルの始めと終りに対応するイベント）の（部分的）
命令またはオーダーが生じ、この（部分的）オーダーか
らハンドシェーク信号の（部分的）オーダーを抽出する
ことができる。それは、回路形式オプション用のプロト
コルが直接インターバルおよびハンドシェーク シーケ
ンスに関係していることによる。かくして、各基本構成
素子に対して、その行動をハンドシェーク信号により記
述したいわゆるハンドシェーク展開(handshake expansi
on) を抽出することができる。このハンドシェーク展開
は、基本構成素子の具体回路に対する仕様として機能
し、基本構成素子の翻訳はこの仕様を実現する補助回路
を与える。
【００９６】遅延不感具体回路合成の実施例の場合、具
体回路はハンドシェーク展開によりポート ワイヤ上の
電圧転移の見地から規定するようにし、遅延不感補助回
路により前記回路を実現している。この場合、補助回路
間通信用の遅延不感プロトコルは具体回路のすべてを遅
延不感とすることを保証する。
体回路はハンドシェーク展開によりポート ワイヤ上の
電圧転移の見地から規定するようにし、遅延不感補助回
路により前記回路を実現している。この場合、補助回路
間通信用の遅延不感プロトコルは具体回路のすべてを遅
延不感とすることを保証する。
【００９７】パラメタライズされない基本構成素子は固
定補助回路に翻訳する。rep 構成素子用の遅延不感具体
補助回路のきわめて簡単な例を図７に示す。パラメタラ
イズされた基本構成素子はパラメータの実際の値に従属
する補助回路に翻訳する。各基本構成素子に対しては、
所定のパラメータ値に対する補助回路を少数の固定回路
部分から構成するための簡単な図式（スキーム）があ
る。例として、図８はどのようにしてseq(k)構成素子用
補助回路をk-1 の同一回路部分から構成するかを示すも
のである。
定補助回路に翻訳する。rep 構成素子用の遅延不感具体
補助回路のきわめて簡単な例を図７に示す。パラメタラ
イズされた基本構成素子はパラメータの実際の値に従属
する補助回路に翻訳する。各基本構成素子に対しては、
所定のパラメータ値に対する補助回路を少数の固定回路
部分から構成するための簡単な図式（スキーム）があ
る。例として、図８はどのようにしてseq(k)構成素子用
補助回路をk-1 の同一回路部分から構成するかを示すも
のである。
【００９８】〔6.3 〕最適化 抽象回路の翻訳は基本構成素子に対応する具体的構成素
子の組成物である具体回路を与える。最適化は、回路を
等価でしかもより“廉価な”回路に変換することであ
る。その結果として得られる具体回路においては、一般
に副回路および相互接続を基本構成およびチャネルのカ
ウンタパート（片割れ）として直接見分けることはもは
や不可能である。
子の組成物である具体回路を与える。最適化は、回路を
等価でしかもより“廉価な”回路に変換することであ
る。その結果として得られる具体回路においては、一般
に副回路および相互接続を基本構成およびチャネルのカ
ウンタパート（片割れ）として直接見分けることはもは
や不可能である。
【００９９】小さい補助回路を等価な補助回路で代替さ
せることを旨とする複数の基本的回路変換につき考えた
場合、最適化はある価格基準にしたがってより低価格の
回路を与えるこのような変換のシーケンスである。
せることを旨とする複数の基本的回路変換につき考えた
場合、最適化はある価格基準にしたがってより低価格の
回路を与えるこのような変換のシーケンスである。
【０１００】価格基準は具体回路から実の値への任意の
作用で、通常、所定の技術、すなわちCMOSにおける回路
のサイズもしくはスピードを反映する。
作用で、通常、所定の技術、すなわちCMOSにおける回路
のサイズもしくはスピードを反映する。
【０１０１】組の可能な回路変換は回路形式の任意選択
に大いに依存する。例えば（グローバルな刻時回路の場
合に）特別なタイミングの仮定を使用することにより必
要とするシグナリングを減少させ（さらに効率的な回路
を作成させ）ることができる。
に大いに依存する。例えば（グローバルな刻時回路の場
合に）特別なタイミングの仮定を使用することにより必
要とするシグナリングを減少させ（さらに効率的な回路
を作成させ）ることができる。
【０１０２】遅延不感具体回路合成の場合における基本
的回路変換の簡単な例としては、直接大地変位に接続し
た入力の除去，２重反転の除去、（等時性フォーク等に
関するある条件のもとにおける）ド・モルガン・ルール
の適用がある。
的回路変換の簡単な例としては、直接大地変位に接続し
た入力の除去，２重反転の除去、（等時性フォーク等に
関するある条件のもとにおける）ド・モルガン・ルール
の適用がある。
【０１０３】〔７〕実施例 以下シリコン コンパイラ方法の実施例につき説明す
る。
る。
【０１０４】〔7.1 〕Buf2 コンパイラに対する実施例はBuf2と呼ばれる２プレース
パッファである。パッファは１つの入力ポートｉおよ
び１つの出力ポートｏを有する構成素子で、その出力に
おいて同じオーダーで入力を再生する。その出力におけ
る値の流れ（ストリーム）はいわゆる入力値のストリー
ムのプレフィックスである。２プレースバッファは、出
力事象が入力事象より多くても２つ遅れるようなバッフ
ァで、この場合、出力ストリームの長さは入力ストリー
ムの長さより多くても２つ少ない。
パッファである。パッファは１つの入力ポートｉおよ
び１つの出力ポートｏを有する構成素子で、その出力に
おいて同じオーダーで入力を再生する。その出力におけ
る値の流れ（ストリーム）はいわゆる入力値のストリー
ムのプレフィックスである。２プレースバッファは、出
力事象が入力事象より多くても２つ遅れるようなバッフ
ァで、この場合、出力ストリームの長さは入力ストリー
ムの長さより多くても２つ少ない。
【０１０５】Buf2用のCP-0プログラムは図９に示すとお
りで、それは同じ構造、すなわち１プレース バッファ
の構造を有する２つのサブコマンドの並列合成である。
したがって、Buf2は、内部チャネルｍにより接続した２
つの１プレース バッファのカスケードと考えることが
できる。これを図１０に示す。
りで、それは同じ構造、すなわち１プレース バッファ
の構造を有する２つのサブコマンドの並列合成である。
したがって、Buf2は、内部チャネルｍにより接続した２
つの１プレース バッファのカスケードと考えることが
できる。これを図１０に示す。
【０１０６】Buf2の作動は次のように理解することがで
きる。双方のサブコマンドは入力アクションとともにの
み始めることができるが、内部チャネルｍからの入力
は、ｍ上の出力と一致しなければならないので、まだ起
り得ない。したがって、本当の最初のアクションはポー
トｉ上の入力でなければならず、入力値は変数ｘ内に蓄
積される。２番目のアクションはｍ上の内部通信のみで
あるはずで、ｘの値に変数ｙが割当てられる。次に、ｉ
上の新しい値の入力およびｏ上のｙの値の出力が任意の
オーダー（並列にさえも）でなされる。双方のアクショ
ンの終了後、ｍ上の他の内部通信が行われる。
きる。双方のサブコマンドは入力アクションとともにの
み始めることができるが、内部チャネルｍからの入力
は、ｍ上の出力と一致しなければならないので、まだ起
り得ない。したがって、本当の最初のアクションはポー
トｉ上の入力でなければならず、入力値は変数ｘ内に蓄
積される。２番目のアクションはｍ上の内部通信のみで
あるはずで、ｘの値に変数ｙが割当てられる。次に、ｉ
上の新しい値の入力およびｏ上のｙの値の出力が任意の
オーダー（並列にさえも）でなされる。双方のアクショ
ンの終了後、ｍ上の他の内部通信が行われる。
【０１０７】〔7.2 〕Buf2に対する抽象回路合成 Buf2に対する３つの抽象回路合成ステップは次のとおり
である。 (1) CP-0プログラム（図９）の図１１により与えられる
対応するCP-1プログラムへの変換、CP-0プログラム内に
生ずる内部チャネルｍに対しては、pass基本構成素子プ
ラス２つの新しいチャネルm0, m1がCP-1プログラムに導
入される。 (2) CP-1プログラム（図１１）の基本構成素子への分解
を図１２に示す。図１２において、コマンド S゜をS0,
S1に分解する分解ステップは により表わされる。分解の結果得られる基本構成素子
は、次のように表わされる。すなわち、
である。 (1) CP-0プログラム（図９）の図１１により与えられる
対応するCP-1プログラムへの変換、CP-0プログラム内に
生ずる内部チャネルｍに対しては、pass基本構成素子プ
ラス２つの新しいチャネルm0, m1がCP-1プログラムに導
入される。 (2) CP-1プログラム（図１１）の基本構成素子への分解
を図１２に示す。図１２において、コマンド S゜をS0,
S1に分解する分解ステップは により表わされる。分解の結果得られる基本構成素子
は、次のように表わされる。すなわち、
【外３８】 に対してconc(s0,s1, s2) ．その結果として得られる抽
象回路を図１３に示す。 (3) 図１３からの抽象回路の最適化は図１４の抽象回路
を与える。最適化は、いずれかのサイドでのpass構成素
子の２つのtrans 構成素子との組合せをsync構成素子を
介して制御される単一のtrans により代替する単一変換
よりなる（図５ａ参照）。
象回路を図１３に示す。 (3) 図１３からの抽象回路の最適化は図１４の抽象回路
を与える。最適化は、いずれかのサイドでのpass構成素
子の２つのtrans 構成素子との組合せをsync構成素子を
介して制御される単一のtrans により代替する単一変換
よりなる（図５ａ参照）。
【０１０８】〔7.3 〕Buf2に対する具体回路合成 具体回路合成の場合は、変数およびバリュー通信チャネ
ルに対して１ビットの幅をとるものとする。この場合に
は、遅延不感具体回路合成は次のようになる。 (1) 図１４からの抽象回路の翻訳により図１５のような
具体的遅延不感回路が生成される。実線ボックスで包囲
した図１５の各補助回路は図１４の基本構成素子に対応
し、かくして補助回路のセットによりライブラリが構成
される。簡単のため、他のライブラリエレメントのリス
ト アップは省略する。1 対１ライブラリによる翻訳に
ついてはそれ自体よく知られている。 (2) 図１５示具体回路の最適化は、例えば一番上の補助
回路100 においてＣエメレントを除去することにある。
それは、Ｃエレメントの双方の入力は大地電位に接続さ
れており、S0出力線は直接大地電位に接続できることに
よる。
ルに対して１ビットの幅をとるものとする。この場合に
は、遅延不感具体回路合成は次のようになる。 (1) 図１４からの抽象回路の翻訳により図１５のような
具体的遅延不感回路が生成される。実線ボックスで包囲
した図１５の各補助回路は図１４の基本構成素子に対応
し、かくして補助回路のセットによりライブラリが構成
される。簡単のため、他のライブラリエレメントのリス
ト アップは省略する。1 対１ライブラリによる翻訳に
ついてはそれ自体よく知られている。 (2) 図１５示具体回路の最適化は、例えば一番上の補助
回路100 においてＣエメレントを除去することにある。
それは、Ｃエレメントの双方の入力は大地電位に接続さ
れており、S0出力線は直接大地電位に接続できることに
よる。
【図１】 シリコン コンパイラ プログラムの分解を
与える図。
与える図。
【図２】 言語CP-0の構文を示す図。
【図３】 言語CP-1の構文を示す図。
【図４】 抽象回路最適化期間中に適用される基本的抽
象回路変換の例を示す図。
象回路変換の例を示す図。
【図５】 抽象回路最適化期間中に適用される基本的抽
象回路変換の例を示す図。
象回路変換の例を示す図。
【図６】 抽象回路最適化期間中に適用される基本的抽
象回路変換の例を示す図。
象回路変換の例を示す図。
【図７】 基本構成素子rep.の具体回路を示す図。
【図８】 基本構成素子seq.の具体回路を示す図。
【図９】 CP-0における２プレース バッファの表示を
与える図。
与える図。
【図１０】 ２プレース バッファのブロック図。
【図１１】 CP-0からCP-1への２プレース バッファの
翻訳を与える図。
翻訳を与える図。
【図１２】 ２プレース バッファのCP-1バージョンの
基本構成素子への分解を与える図（この分解の結果が抽
象回路である）。
基本構成素子への分解を与える図（この分解の結果が抽
象回路である）。
【図１３】 図１２において抽出される抽象回路のグラ
フ表示を与える図。
フ表示を与える図。
【図１４】 図１３図示抽象回路に適用した最適化の結
果を示す図。
果を示す図。
【図１５】 図１４に関する具体回路実現を与える図。
また、表１は種々の基本抽象回路構成素子のリストを与
える表である。
また、表１は種々の基本抽象回路構成素子のリストを与
える表である。
20 シリコン コンパイラ 22 原始テキスト 24 ソース アナライザ 26 木構造 28 抽象回路シンセサイザ 30 抽象回路 32 具体回路シンセサイザ 34 具体回路 36 レイアウト シンセサイザ 38 VLSIレイアウト 40 回路シンセサイザ 42 シリコン シンセサイザ 100 補助回路
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ロナルド ウィルヘルム ヨハン ヨゼフ サエーイス オランダ国 5621 ベーアー アインドー フェン フルーネバウツウェッハ １ (72)発明者 コルネリス ニーセン オランダ国 5621 ベーアー アインドー フェン フルーネバウツウェッハ １
Claims (3)
- 【請求項１】 シリコン・コンパイラのプログラムを実
行するシリコン・コンパイラ方法において、 a) 下記の一連のサブステップ、すなわち： a1) 明白な並列構造と、明白な直列構造と、明白な通信
構造であってタイムインターバルとして表わされ且つプ
ログラムチャネルの能動サイド又は受動サイドでの実行
のために能動的か受動的かのどちらかである通信行動を
規定するところの明白な通信構造と、を含む概念を有す
る第１の命令型並行(imperative concurrent) コンピュ
ータ言語によりアルゴリズムを表現する原始テキストを
受信するサブステップ，及び a2) 語句(lexical) 分析、構文(syntactic) 分析、及び
意味(semantic)分析を行うことにより上記受信した原始
テキストを、上記概念により規定される木構造（抽象概
念としての）表現に変換するサブステップ，という一連
のサブステップを持つソースアナライザのステップと； b) 上記木構造表現を、抽象チャネルにより相互接続さ
れる基本構成素子のネットワークであるところの抽象回
路の表現に変換するための抽象回路シンセサイザのステ
ップであって、それらの基本構成素子の各々が１つの基
本プログラムの実行を表わし、また各抽象チャネルがそ
れを介して相互接続される２つの基本プログラムを正確
に性格付ける関連のプログラムチャネルを表わすところ
の抽象回路シンセサイザのステップと； c) 上記抽象回路表現を、タイミング機構の要求条件と
回路形式の要求条件と技術的実現性の要求条件とにより
制約されるような、具体回路表現に変換するステップで
あり、また一方で、各抽象チャネルを具体回路のワイヤ
セット(wire set)に１対１に翻訳し、且つ抽象回路の各
基本構成素子を、少なくとも１つのワイヤセットにより
他の電子回路にリンクさせた基本電子回路に１対１に翻
訳するステップであるところのステップと； d) 上記具体回路表現を超大規模集積回路のレイアウト
に変換するステップであり、また一方で、上記具体回路
表現により特定されはしないが、インレイアウトの受動
部分の電気的特性による権限委譲がなされる基本回路素
子を設ける、という少なくとも１つの低レベルのタスク
を実行するステップであるところのステップと；を含む
ことを特徴とするシリコン・コンパイラ方法を応用して
生成される電子回路において、 該電子回路は複数の電子回路モジュールを有して成り、
そのモジュールの各々は、抽象回路に関連する基本構成
素子(basic component) を１対１で表現し、この抽象回
路に関連する基本構成素子とは、次のような相互に連結
された基本構成素子、すなわち： a) ｎビットの変数を記憶するためにそれを能動原始ポ
ートから受け取るための１個のｎビット受動入力ポート
と；記憶されている上記ｎビットの変数を互いに並行し
て読み出すための、ｋ個の能動行先ポートとそれぞれ相
互に連結しているｋ個の並列の受動出力ポートと；を持
つｎビットの変数を記憶するためのｎビットメモリ素子
(n-bit memory element)； b) 第１のｎビット幅の能動原始ポートと相互に連結し
ている１個のｎビット幅の受動入力ポートを持ち、また
第２のｎビット幅の能動行先ポートと相互に連結してい
る１個のｎビット幅の受動出力ポートを持つｎビット幅
の相互連結回路であるところのｎビットのパッシベータ
(passivator)回路； c) 予め定められた受信間隔により制御され、ｎビット
のメッセージを受け取るためにｎビット幅の受動原始ポ
ートと相互に連結している１個のｎビットの能動入力ポ
ートを持ち、またｎビット幅の受動行先ポートに上記メ
ッセージを転送するためにそれと相互に連結している１
個のｎビット幅の能動出力ポートを持つｎビットのトラ
ンスファーラ(transferrer) 回路； d) 予め定められた受信間隔により制御され、能動原始
ポートから信号を受け取るためにそれと相互に連結して
いる１個の受動入力ポートを持ち、更にその各々が受動
行先ポートとそれぞれ相互に連結しているｋ個の能動出
力ポートの１組を持ち、また、上記受け取った信号を出
力するために上記ｋ個の出力ポートの各々をそれぞれ１
個ずつ順次能動化するように配置してあるシーケンサ(s
equencer)回路； e) 予め定められた受信間隔により制御され、能動原始
ポートから信号を受け取るためにそれと相互に連結して
いる１個の受動入力ポートを持ち、更にその各々が受動
行先ポートとそれぞれ相互に連結しているｋ個の能動出
力ポートの１組を持ち、また、上記受け取った信号を出
力するために上記ｋ個の出力ポートのすべてを並行して
能動化するように配置してあるコンカーサ(concursor)
回路； f) 予め定められた受信間隔により制御され、能動原始
ポートから信号を受け取るためにそれと相互に連結して
いる１個の受動入力ポートを持ち、更に１個の受動行先
ポートと相互に連結しているただ１個の能動出力ポート
を持ち、また、上記受け取った信号を出力するために上
記ただ１個の出力ポートを繰り返し能動化するように配
置してあるレピータ(repeater)回路； g) 能動原始ポートからｎビットの制御信号を受け取る
ためにそれと相互に連結している１個のｎビットの受動
入力ポートを持ち、更にｋ≦２n とするときその各々が
受動行先ポートとそれぞれ相互に連結しているところの
ｋ個の能動出力ポートを持ち、また、ただ１個の出力ポ
ートを、上記ｎビットの制御信号の実際の値により制御
されて選択的に能動化して、それによって上記能動化さ
れた出力ポートに予め定められた出力信号を出力するよ
うに配置してあるブール演算セレクタ(boolean selecto
r)回路；という基本構成素子である、と少なくとも理解
されることを特徴とする電子回路。 - 【請求項２】 シリコン・コンパイラのプログラムを実
行するシリコン・コンパイラ方法において、 a) 下記の一連のサブステップ、すなわち： a1) 明白な並列構造と、明白な直列構造と、明白な通信
構造であってタイムインターバルとして表わされ且つプ
ログラムチャネルの能動サイド又は受動サイドでの実行
のために能動的か受動的かのどちらかである通信行動を
規定するところの明白な通信構造と、を含む概念を有す
る第１の命令型並行(imperative concurrent) コンピュ
ータ言語によりアルゴリズムを表現する原始テキストを
受信するサブステップ，及び a2) 語句(lexical) 分析、構文(syntactic) 分析、及び
意味(semantic)分析を行うことにより上記受信した原始
テキストを、上記概念により規定される木構造（抽象概
念としての）表現に変換するサブステップ，という一連
のサブステップを持つソースアナライザのステップと； b) 上記木構造表現を、抽象チャネルにより相互接続さ
れる基本構成素子のネットワークであるところの抽象回
路の表現に変換するための抽象回路シンセサイザのステ
ップであって、それらの基本構成素子の各々が１つの基
本プログラムの実行を表わし、また各抽象チャネルがそ
れを介して相互接続される２つの基本プログラムを正確
に性格付ける関連のプログラムチャネルを表わすところ
の抽象回路シンセサイザのステップと； c) 上記抽象回路表現を、タイミング機構の要求条件と
回路形式の要求条件と技術的実現性の要求条件とにより
制約されるような、具体回路表現に変換するステップで
あり、また一方で、各抽象チャネルを具体回路のワイヤ
セット(wire set)に１対１に翻訳し、且つ抽象回路の各
基本構成素子を、少なくとも１つのワイヤセットにより
他の電子回路にリンクさせた基本電子回路に１対１に翻
訳するステップであるところのステップと； d) 上記具体回路表現を超大規模集積回路のレイアウト
に変換するステップであり、また一方で、上記具体回路
表現により特定されはしないが、インレイアウトの受動
部分の電気的特性による権限委譲がなされる基本回路素
子を設ける、という少なくとも１つの低レベルのタスク
を実行するステップであるところのステップと；を含む
シリコン・コンパイラ方法であって、 上記ソースアナライザのステップは、初期ステップ、す
なわち： a) 上記原始テキストを、上記通信構造が上記通信行動
を瞬間的な事象として規定するところの第２の命令型並
行コンピュータ言語で受信するためのステップであり、
且つ上記サブステップa1) に提供するために、上記原始
テキストを上記第１の命令型並行コンピュータ言語に変
換するためのステップであるところのステップを含むこ
とを特徴とするシリコン・コンパイラ方法を応用して生
成される電子回路において、 該電子回路は複数の電子回路モジュールを有して成り、
そのモジュールの各々は、抽象回路に関連する基本構成
素子(basic component) を１対１で表現し、この抽象回
路に関連する基本構成素子とは、次のような相互に連結
された基本構成素子、すなわち： a) ｎビットの変数を記憶するためにそれを能動原始ポ
ートから受け取るための１個のｎビット受動入力ポート
と；記憶されている上記ｎビットの変数を互いに並行し
て読み出すための、ｋ個の能動行先ポートとそれぞれ相
互に連結しているｋ個の並列の受動出力ポートと；を持
つｎビットの変数を記憶するためのｎビットメモリ素子
(n-bit memory element)； b) 第１のｎビット幅の能動原始ポートと相互に連結し
ている１個のｎビット幅の受動入力ポートを持ち、また
第２のｎビット幅の能動行先ポートと相互に連結してい
る１個のｎビット幅の受動出力ポートを持つｎビット幅
の相互連結回路であるところのｎビットのパッシベータ
(passivator)回路； c) 予め定められた受信間隔により制御され、ｎビット
のメッセージを受け取るためにｎビット幅の受動原始ポ
ートと相互に連結している１個のｎビットの能動入力ポ
ートを持ち、またｎビット幅の受動行先ポートに上記メ
ッセージを転送するためにそれと相互に連結している１
個のｎビット幅の能動出力ポートを持つｎビットのトラ
ンスファーラ(transferrer) 回路； d) 予め定められた受信間隔により制御され、能動原始
ポートから信号を受け取るためにそれと相互に連結して
いる１個の受動入力ポートを持ち、更にその各々が受動
行先ポートとそれぞれ相互に連結しているｋ個の能動出
力ポートの１組を持ち、また、上記受け取った信号を出
力するために上記ｋ個の出力ポートの各々をそれぞれ１
個ずつ順次能動化するように配置してあるシーケンサ(s
equencer)回路； e) 予め定められた受信間隔により制御され、能動原始
ポートから信号を受け取るためにそれと相互に連結して
いる１個の受動入力ポートを持ち、更にその各々が受動
行先ポートとそれぞれ相互に連結しているｋ個の能動出
力ポートの１組を持ち、また、上記受け取った信号を出
力するために上記ｋ個の出力ポートのすべてを並行して
能動化するように配置してあるコンカーサ(concursor)
回路； f) 予め定められた受信間隔により制御され、能動原始
ポートから信号を受け取るためにそれと相互に連結して
いる１個の受動入力ポートを持ち、更に１個の受動行先
ポートと相互に連結しているただ１個の能動出力ポート
を持ち、また、上記受け取った信号を出力するために上
記ただ１個の出力ポートを繰り返し能動化するように配
置してあるレピータ(repeater)回路； g) 能動原始ポートからｎビットの制御信号を受け取る
ためにそれと相互に連結している１個のｎビットの受動
入力ポートを持ち、更にｋ≦２n とするときその各々が
受動行先ポートとそれぞれ相互に連結しているところの
ｋ個の能動出力ポートを持ち、また、ただ１個の出力ポ
ートを、上記ｎビットの制御信号の実際の値により制御
されて選択的に能動化して、それによって上記能動化さ
れた出力ポートに予め定められた出力信号を出力するよ
うに配置してあるブール演算セレクタ(boolean selecto
r)回路；という基本構成素子である、と少なくとも理解
されることを特徴とする電子回路。 - 【請求項３】 請求項１又は２に記載の記載の電子回路
において、(1)少なくとも１個の能動ポートと少なくと
も１個の受動ポートとの双方を持つ基本構成素子の各々
が： a) すべての受動ポートのすべての電気的入力が安定値
０を与えられた後の第１の有限時間以内に、すべての能
動ポートのすべての電気的出力が安定値０となり；その
後で、すべての能動ポートのすべての電気的入力が安定
値０を与えられた後の第２の有限時間以内に、すべての
受動ポートのすべての電気的出力が安定値０となる；と
いう制約を満足させること、また(2)受動ポートのみを
有する基本構成素子の各々が： b)すべてのポートのすべての電気的入力が安定値０を与
えられた後の第３の有限時間以内に、すべてのポートの
すべての電気的出力が安定値０となる；という制約を満
足させること、そしてまた(3) それに関連する抽象回
路表現(abstract-circuit representation) は： c) それに関連するアクティビティグラフ(activity gr
aph)の中の任意の有向サイクルに拘束されない； d) それに関連するグラフの中の各ノードは、少なくと
も１つの外部の受動ポートから到達できるものである；
という制約を満足させることを特徴とする電子回路。
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|---|---|---|---|
| US156392 | 1988-02-16 | ||
| US07/156,392 US5005136A (en) | 1988-02-16 | 1988-02-16 | Silicon-compiler method and arrangement |
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|---|---|---|---|
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031247A Expired - Fee Related JP3026979B2 (ja) | 1988-02-16 | 1989-02-13 | シリコン コンパイラ方法および装置 |
| JP30713899A Expired - Lifetime JP3258000B2 (ja) | 1988-02-16 | 1999-10-28 | 電子回路 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031247A Expired - Fee Related JP3026979B2 (ja) | 1988-02-16 | 1989-02-13 | シリコン コンパイラ方法および装置 |
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| EP (1) | EP0329233A3 (ja) |
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