JPH0286310A - Integration circuit - Google Patents

Integration circuit

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JPH0286310A
JPH0286310A JP23844688A JP23844688A JPH0286310A JP H0286310 A JPH0286310 A JP H0286310A JP 23844688 A JP23844688 A JP 23844688A JP 23844688 A JP23844688 A JP 23844688A JP H0286310 A JPH0286310 A JP H0286310A
Authority
JP
Japan
Prior art keywords
integration
input terminal
converter
feedback capacitor
operational amplifier
Prior art date
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Pending
Application number
JP23844688A
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Japanese (ja)
Inventor
Yoshinobu Nakayama
義宣 中山
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
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Publication of JPH0286310A publication Critical patent/JPH0286310A/en
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Abstract

PURPOSE:To control the integration speed of an analog signal digitally with high accuracy by providing an operational amplifier in which a feedback capacitor is connected between an integration output terminal and an inverting input terminal so as to input a current output to the inverting input terminal. CONSTITUTION:An analog signal Vin and a digital signal DATAin are multiplied in the inside of a D/A converter 5 and a current output Iout is outputted. The said current output Iout is integrated by an operational amplifier 2 and a feedback capacitor 4 and an integration output is outputted from an integration output terminal 3. Then the integration speed of the analog signal Vin depends on the time constant depending on a value of the digital signal DATAin with respect to a D/A converter 5 and the capacitance C of the feedback capacitor 4. Thus, the integration time constant is revised and controlled digitally simply in this way. Then the circuit is controlled with high accuracy depending on the high resolution of the D/A converter 5.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、アナログコンピュータ等のアナログ信号系に
用いられる積分回路に関する。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an integrating circuit used in an analog signal system such as an analog computer.

従来の技術 一般に、アナログコンピュータを構成する場合、積分回
路(加算積分回路を含む)をその回路要素の1つとする
2. Description of the Related Art Generally, when constructing an analog computer, an integrating circuit (including an adding/integrating circuit) is one of its circuit elements.

第5図は最も簡単な積分回路(積分器)の構成を示し、
演算増幅器(オペアンプ)■を設け、その反転入力端子
(−)に入力抵抗Rを接続し、演算増幅器1の出力端子
と反転入力端子(−)との間に帰還コンデンサCを接続
してなる。
Figure 5 shows the configuration of the simplest integration circuit (integrator),
An operational amplifier 1 is provided, an input resistor R is connected to its inverting input terminal (-), and a feedback capacitor C is connected between the output terminal of the operational amplifier 1 and the inverting input terminal (-).

発明が解決しようとする問題点 このような積分回路において、その積分速度を規制する
時定数を変更しようとする場合、入力抵抗Rの値を変え
るか、又は帰還コンデンサCを付は替えるしかなく、不
便中ある。
Problems to be Solved by the Invention When attempting to change the time constant that regulates the integration speed in such an integrating circuit, the only option is to change the value of the input resistor R or replace the feedback capacitor C. It's inconvenient.

この点、第6図に示すように抵抗値の異なる人ノl抵抗
R,,R1,R3を並列状態で用意しておくとともに、
容量の異なる帰還コンデンサCl1c2+C3を並列状
態で用意しておき、時定数変更時には各々に接続されて
いるスイッチSW、〜SW、の切換えにより抵抗値、容
量を選択するようにしたものもある。この場合であって
も、スイッチ切換えを伴い5時定数変更が不便である。
In this regard, as shown in Fig. 6, human resistors R, , R1, and R3 with different resistance values are prepared in parallel, and
There is also a system in which feedback capacitors Cl1c2+C3 with different capacities are prepared in parallel, and when changing the time constant, the resistance value and capacitance are selected by switching the switches SW, -SW connected to each feedback capacitor. Even in this case, it is inconvenient to change the time constant by changing the switch.

聞届点を解決するための手段 積分出力端子と反転入力端子との間に帰還コンデンサを
接続した演算増幅器を設け、参照電圧入力端子にアナロ
グ信号が入力されデジタル信号入力端子に時定数設定用
デジタル信号が入力されて前記演算増幅器の反転入力端
子に電流出力を入力させるデジタル・アナログ変換器を
設ける。
Means for solving the hearing point An operational amplifier with a feedback capacitor connected between the integral output terminal and the inverting input terminal is provided, an analog signal is input to the reference voltage input terminal, and a digital signal for time constant setting is input to the digital signal input terminal. A digital-to-analog converter is provided which receives a signal and inputs a current output to an inverting input terminal of the operational amplifier.

作用 アナログ信ひと時定数設定用デジタル信号とはデジタル
・アナログ変換器内部で演算され、その結果として電流
出力が出力される。この電流出力は帰還コンデンサを有
する演算増幅器により積分され、積分出力端子から積分
出力が出される。つまり、アナログ信号の積分速度を、
デジタル・アナログ変換器に対する時定数設定用デジタ
ル信号の値と帰還コンデンサ4の容量とにより決まる時
定数の速度で積分できることになり、積分時定数をデジ
タル的に簡単に変更制御できるものとなる。
The working analog signal and the digital signal for time constant setting are calculated inside the digital-to-analog converter, and a current output is output as a result. This current output is integrated by an operational amplifier having a feedback capacitor, and an integrated output is output from an integrated output terminal. In other words, the integration speed of the analog signal is
Integration can be performed at a time constant speed determined by the value of the time constant setting digital signal for the digital-to-analog converter and the capacitance of the feedback capacitor 4, and the integration time constant can be easily changed and controlled digitally.

実施例 本発明の第一の実施例を第1図ないし第3図に基づいて
説明する。まず、演算増幅器(オペアンプ)2が設けら
れ、その積分出力端子3と反転入力端子(−)との間に
は容量C〔μF〕の帰還コンデンサ4が接続されている
。非反転入力端子(十)は接地されている。しかして、
前記演算増幅器2の入力側にはデジタル・アナログ変換
器(D/Aコンバータ)5が設けられている。このD/
Aコンバータ・5は乗算型のものであり、アナログ信号
Vinは参照電圧入力端子Vrefに入力され1時定数
設定用デジタル信号入力となるデジタル信号DA T 
A inはデジタルバス6を介してデジタル信号入力端
子に入力される、このようなり/Aコンバータ5からの
電流出力Ioutは前記演算増幅器2の反転入力端子(
−)に入力されるように接続されている。よって、帰還
コンデンサ4の一端にも接続されている。
Embodiment A first embodiment of the present invention will be described with reference to FIGS. 1 to 3. First, an operational amplifier 2 is provided, and a feedback capacitor 4 having a capacitance of C [μF] is connected between its integral output terminal 3 and its inverting input terminal (-). The non-inverting input terminal (10) is grounded. However,
A digital-to-analog converter (D/A converter) 5 is provided on the input side of the operational amplifier 2. This D/
The A converter 5 is of a multiplication type, and the analog signal Vin is input to the reference voltage input terminal Vref, and the digital signal DA T becomes the digital signal input for setting the time constant.
A in is input to the digital signal input terminal via the digital bus 6, and the current output Iout from the /A converter 5 is input to the inverting input terminal (
-) is connected so that it is input. Therefore, it is also connected to one end of the feedback capacitor 4.

このような構成において、アナログ信号Vinとデジタ
ル信号1)ATAinとはD/Aコンバータ5内部で乗
算され、その結果である電流出力Ioutが出力される
。この電流出力Ioutを演算増幅器2及び帰還コンデ
ンサ4により積分して、積分出力端子3から積分出力を
送出する。
In such a configuration, the analog signal Vin and the digital signal 1) ATAin are multiplied inside the D/A converter 5, and the resultant current output Iout is output. This current output Iout is integrated by an operational amplifier 2 and a feedback capacitor 4, and an integrated output is sent out from an integral output terminal 3.

つまり、アナログ信号Vinの積分速度は、D/Aコン
バータ5に対するデジタル信号DATAinの値と帰還
コンデンサ4の容量Cとにより決まる時定数の速度で積
分できる。この場合、時定数設定用としてのデジタル信
号DATAinはデジタルコンピュータ等から送出する
データを用いて簡単に変更入力させることができる。こ
のように積分時定数をデジタル的に簡単に変更制御でき
るものとなる。しかも、D/Aコンバータ5の分解能に
よる高分解能にて精度よく制御できる。
That is, the integration speed of the analog signal Vin can be integrated at a speed of a time constant determined by the value of the digital signal DATAin for the D/A converter 5 and the capacitance C of the feedback capacitor 4. In this case, the digital signal DATAin for time constant setting can be easily changed and input using data sent from a digital computer or the like. In this way, the integral time constant can be easily changed and controlled digitally. Moreover, the control can be performed with high precision and high resolution due to the resolution of the D/A converter 5.

ところで、本実施例の積分回路は、アナログコンピュー
タ内では、例えば第2図に示すように制御系とともに実
装される。まず、D/Aコンバータ5の出力と帰還コン
デンサ4との間には第1アナログスイッチASW、が介
在されている。また、演算増幅器2の反転入力端子(−
)の入力側に対しては第2アナログスイッチASW、が
介在されている。また、前記演算増幅器2に対しては初
期設定用入力端子7との間に入力抵抗Rsと帰還抵抗R
fとが接続されている。前記第2アナログスイッチAS
W、の一方の切換え端子はこれらの抵抗Rs、Rfの接
続中点に接続されている。また、帰還コンデンサ4と帰
還抵抗Rfとの接地を切換える第3アナログスイッチA
SW、が設けられている。更に、初期設定用入力端子7
と入力抵抗Rsとの間にはアナログスイッチASW、が
設けられている。
Incidentally, the integrating circuit of this embodiment is implemented in an analog computer together with a control system, for example, as shown in FIG. First, a first analog switch ASW is interposed between the output of the D/A converter 5 and the feedback capacitor 4. Also, the inverting input terminal (−
), a second analog switch ASW is interposed on the input side of the switch. Further, for the operational amplifier 2, an input resistance Rs and a feedback resistance R are connected to the initial setting input terminal 7.
f is connected. the second analog switch AS
One switching terminal of W is connected to the connection midpoint of these resistors Rs and Rf. Also, a third analog switch A switches the grounding of the feedback capacitor 4 and the feedback resistor Rf.
SW is provided. Furthermore, input terminal 7 for initial setting
An analog switch ASW is provided between the input resistor Rs and the input resistor Rs.

このような構成において、モードとしてはセツトモード
とホールドモードとスタートモードとがあるが、各モー
ドにおいて各アナログスイッチASW1〜ASW、は下
表のように切換え制御される。
In such a configuration, the modes include a set mode, a hold mode, and a start mode, and in each mode, the analog switches ASW1 to ASW are switched and controlled as shown in the table below.

但し、第2図図示のスイッチ状態をHとする。However, the switch state shown in FIG. 2 is set to H.

まず、セットモードにあっては、等価的に第3図(a)
に示すような回路状態となり、D/Aコンバータ5を切
り離すとともに、初期電圧V 1ntiaαを初期設定
用入力端子7から入力させて帰還コンデンサ4の充電を
行ない、初期設定する。
First, in the set mode, the equivalent figure 3 (a)
The circuit is in the state shown in FIG. 1, and the D/A converter 5 is disconnected, and the initial voltage V 1ntiaα is input from the initial setting input terminal 7 to charge the feedback capacitor 4 and perform initial setting.

次に、ホールドモードでは、D/Aコンバータ5を切り
離した状態のままとし、かつ、アナログスイッチASW
、を開いて初期設定用入力端子7も切り離し、等価的に
第3図(b)に示す状態とし、帰還コンデンサ4を充電
された電圧状態に保持する。
Next, in the hold mode, the D/A converter 5 remains disconnected, and the analog switch ASW
is opened to disconnect the initial setting input terminal 7 as well, resulting in the equivalent state shown in FIG. 3(b), and the feedback capacitor 4 is maintained at a charged voltage state.

そして、積分開始モードとなるスタートモードでは、ア
ナログスイッチASW、 を閉じることにより、等価的
に第3図(c)に示すように、演算増幅器2に対しD/
Aコンバータ5を接続状態とする。これにより、アナロ
グ信号Vinとデジタル信号DATAinとについての
D/Aコンバータ5による乗算後の電流出力Ioutが
加算点(帰還コンデンサ4の一端)に出力きれ、前述し
たような積分動作が開始される。
Then, in the start mode, which is the integration start mode, by closing the analog switch ASW, the operational amplifier 2 is
The A converter 5 is brought into a connected state. As a result, the current output Iout after the analog signal Vin and the digital signal DATAin are multiplied by the D/A converter 5 is output to the addition point (one end of the feedback capacitor 4), and the above-described integration operation is started.

つづいて、本発明の第二の実施例を第4図により説明す
る。本実施例は、加算積分回路として構成したものであ
る。まず、2つのD/Aコンバータ5a、5bが設けら
れ、アナログ信号V in、 。
Next, a second embodiment of the present invention will be described with reference to FIG. This embodiment is configured as an addition/integration circuit. First, two D/A converters 5a and 5b are provided to receive an analog signal V in, .

V in、は各々のD/Aコンバータ5a、5bの参照
電圧入力端子Vref、、 Vref、に入力され1時
定数設定用デジタル信号としてのデジタル信号DATA
in、、DATAin、は各々デジタルバス6a。
V in is a digital signal DATA that is input to the reference voltage input terminals Vref, Vref, of each D/A converter 5a, 5b and serves as a digital signal for setting a time constant.
in, , DATAin are each digital buses 6a.

6bを介してデジタル信号入力端子に入力される。The signal is input to the digital signal input terminal via 6b.

そして、これらのD/Aコンバータ5a、5bからの電
流出力I out、 、  I out、は帰還コンデ
ンサ4の一端と演算増幅器2の反転入力端子(−)との
接続点(加算点)にともに接続されている。
The current outputs I out, , I out from these D/A converters 5a and 5b are both connected to the connection point (summing point) between one end of the feedback capacitor 4 and the inverting input terminal (-) of the operational amplifier 2. has been done.

このような構成において、データバス6a、6bを介し
てD/Aコンバータ5a、5bに入力されるデジタル信
号D A T A in、 、 D A T A in
、は、アナログ信号V in、 、 V in、各々の
信号の重みを与えて加算し、積分するものである。
In such a configuration, digital signals DATAin, , DATAin input to the D/A converters 5a and 5b via the data buses 6a and 6b
, gives weights to the analog signals V in, , V in, adds them, and integrates them.

D/Aコンバータ等を増やせば、2個に限らず3個以上
でも同様に加算積分回路を構成し得る。
By increasing the number of D/A converters, etc., the addition/integration circuit can be similarly configured with not only two but three or more.

また、アナログコンピュータへの実装に際しては、第2
図の場合と同様にすればよい。つまり、D/Aコンバー
タ5a、5bの組を、第2図中のD/Aコンバータ5に
代えて接続すればよい。
Also, when implementing it on an analog computer, the second
This can be done in the same way as in the case shown in the figure. That is, a pair of D/A converters 5a and 5b may be connected instead of D/A converter 5 in FIG. 2.

発明の効果 本発明は、上述したように積分出力端子と反転入力端子
との間に帰還コンデンサを接続した演算増幅器とともに
、参照電圧入力端子にアナログ信号が入力されデジタル
信号入力端子に時定数設定用デジタル信号が入力されて
演算増幅器の反転入力端子に電流出力を入力させるデジ
タル・アナログ変換器を設けたので、積分時定数が時定
数設定用デジタル信号の値と帰還コンデンサの容量とに
より決定されることになり、アナログ信号の積分速度を
デジタル的に容易かつ精度よく制御することができる。
Effects of the Invention The present invention provides an operational amplifier in which a feedback capacitor is connected between an integral output terminal and an inverting input terminal as described above, and an analog signal is input to a reference voltage input terminal, and a digital signal input terminal is used for setting a time constant. Since a digital-to-analog converter is provided that inputs a digital signal and inputs a current output to the inverting input terminal of the operational amplifier, the integration time constant is determined by the value of the digital signal for time constant setting and the capacitance of the feedback capacitor. Therefore, the integration speed of the analog signal can be digitally controlled easily and accurately.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の第一の実施例を示す回路図、第2図は
アナログコンピュータへの実装例を示す回路図、第3図
は各モードにおける等価回路図、第4図は本発明の第二
の実施例を示す回路図、第5図及び第6図は従来例を示
す回路図である。 2・・・演算増幅器、3・・・積分出力端子、4・・・
帰還コンデンサ、5・・・デジタル・アナログ変換器ス 」 ス
Fig. 1 is a circuit diagram showing a first embodiment of the present invention, Fig. 2 is a circuit diagram showing an example of implementation in an analog computer, Fig. 3 is an equivalent circuit diagram in each mode, and Fig. 4 is a circuit diagram showing an example of implementation in an analog computer. A circuit diagram showing the second embodiment, and FIGS. 5 and 6 are circuit diagrams showing a conventional example. 2... operational amplifier, 3... integral output terminal, 4...
Feedback capacitor, 5...Digital-to-analog converter

Claims (1)

【特許請求の範囲】[Claims] 積分出力端子と反転入力端子との間に帰還コンデンサを
接続した演算増幅器を設け、参照電圧入力端子にアナロ
グ信号が入力されデジタル信号入力端子に時定数設定用
デジタル信号が入力されて前記演算増幅器の反転入力端
子に電流出力を入力させるデジタル・アナログ変換器を
設けたことを特徴とする積分回路。
An operational amplifier with a feedback capacitor connected between an integral output terminal and an inverting input terminal is provided, and an analog signal is input to the reference voltage input terminal, and a digital signal for time constant setting is input to the digital signal input terminal, so that the operational amplifier An integrating circuit characterized by being provided with a digital-to-analog converter that inputs a current output to an inverting input terminal.
JP23844688A 1988-09-22 1988-09-22 Integration circuit Pending JPH0286310A (en)

Priority Applications (1)

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JP23844688A JPH0286310A (en) 1988-09-22 1988-09-22 Integration circuit

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JP (1) JPH0286310A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5330822A (en) * 1990-04-02 1994-07-19 The Procter & Gamble Company Particulate, absorbent, polymeric compositions containing interparticle crosslinked aggregates

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5330822A (en) * 1990-04-02 1994-07-19 The Procter & Gamble Company Particulate, absorbent, polymeric compositions containing interparticle crosslinked aggregates

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