JPH0283676A - Semiconductor integrated circuit for data processing - Google Patents
Semiconductor integrated circuit for data processingInfo
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- JPH0283676A JPH0283676A JP63235919A JP23591988A JPH0283676A JP H0283676 A JPH0283676 A JP H0283676A JP 63235919 A JP63235919 A JP 63235919A JP 23591988 A JP23591988 A JP 23591988A JP H0283676 A JPH0283676 A JP H0283676A
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Abstract
Description
〔産業上の利用分野〕
本発明はデータ処理用半導体集積回路に係り、例えばシ
ングルチップマイクロコンピュータの動作仕様や機能変
更への対応化に適用して有効な技術に関するものである
。
〔従来技術〕
CPU (セン1−ラル・プロセッシング・ユニット)
を中心に所要の周辺回路を1つの半導体基板に形成して
成るシングルチップマイクロコンピュータにおいて、そ
のソフトウェアプログラムの変更やバグの修正に当たっ
ては当該プログラムを保有するメモリに修正を加えなけ
ればならない。このようなソフトウェアプログラムの修
正・変更対象とされるメモリを内蔵するシングルチップ
マイクロコンピュータにあっては、当該メモリをEPR
OM化し、これを外部からの信号制御に基づいて書き込
み制御可能とする構成が時開昭和60−198667号
公報に開示されている。
〔発明が解決しようとする課題〕
ところで、今日マイクロコンピュータ応用システムの多
機能化さらには小型化が進むなかで各種周辺機能をオン
・チップ化したシングルチップマイクロコンピュータの
ようなデータ処理L S Iのそれらシステムへの応用
はますます拡大される傾向にあり、これにしたがってシ
ングルチップマイクロコンピュータは、インタフェース
回路、タイマ・カウンタ、入出力制御回路、制御プログ
ラムを格納するROM、さらにはサブプロセッサなど、
外部メモリや外部ロジックとしても構成可能な各種周辺
機能を内蔵するに至っている。しかしながら、斯るシン
グルチップマイクロコンピュータに内蔵される周辺機能
特にハードウェア的な論理機能部分は従来固定的であっ
たため、EPROM化されたプログラムプログラムメモ
リによりソフトウェアプログラムを変更することはでき
ても、ハードウェア的な論理機能を変更するにはシング
ルチップマイクロコンピュータ全体の設計変更や製造の
ためのマスクパターンの変更などを行わなければならな
くなり、シングルチップマイクロコンピュータのユーザ
はハードウェア的な論理機能部分において必要とされる
動作仕様や機能を自らが設定もしくは変更することがで
きず、さらにはマイクロコンピュータ応用システム開発
途上におけるシステムの動作仕様や機能変更に対して柔
軟に対応することができないという問題点のあることが
本発明者によって明らかにされた。そこで本発明者は電
気的に書き込み可能な不揮発性記憶素子に対する書き込
み状態に応して所要の論理機能を実現し得る論理機能ブ
ロックをシングルチップマイクロコンピュータのような
データ処理用半導体集積回路に含めることを先に提案し
たが、更にその論理機能ブロックに対する論理機能の設
定即ちそれに含まれる不揮発性記憶素子への書き込み処
理という点でもユーザの使い勝手を良好にすることがで
きる仕様を採用することの必要性を見出した。
本発明の目的は、動作仕様や機能の変更に対して簡単に
対処することができるデータ処理用半導体集積回路を提
供することにあり、さらに詳しくは、不揮発性記憶素子
を含む論理機能ブロックや。
この論理機能ブロック及び不揮発性メモリブロックを内
蔵するデータ処理用半導体集積回路につきそれら不揮発
性記憶素子への書き込み処理という点に関し使い勝手を
向上させることができるデータ処理用半導体集積回路を
提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
すなわち、電気的に書き込み可能な不揮発性記憶素子に
対する書き込み状態に応じて所要の論理機能を実現し得
る論理機能ブロック、又はソフトウェアプログラムを電
気的に書き込み可能な不揮発性記憶素子を含んで構成さ
れた不揮発性メモリブロック、並びにそのソフトウェア
プログラムなどによって動作が制御されるCPUのよう
な論理動作制御ブロックを1つの半導体基板に形成して
成るデータ処理用半導体集積回路に、汎用EPROMラ
イタのような書き込み装置にて外部から]−記論理機能
ブロックや不揮発性メモリブロックの不揮発性記憶素子
を書き込み可能とする動作仕様を持たせるものである。
断る動作仕様として、例えばモード信号によりデータ処
理用半導体集積回路を機能上E P ROMのような不
揮発性甲7体メモリ同様に見える仕様、即ち、汎用EP
ROMライタのような書き込み装置にとってこれとイン
タフェース可能な外部端子が見えるような仕様とするこ
とができる。斯る動作仕様の採用により、データ処理用
半導体集積回路と汎用書き込み装置の外部端子の数や配
置構成の相違を専ら変更するような筒車な構成のソケッ
トアダプタのようなアダプタを用いて両者をインタフェ
ースすることができる。
このとき、論理機能ブロック及び不揮発性メモリブロッ
クを内部アドレスバス及び内部データバスに共通接続し
、あるいは書き込み装置とインタフェースされるへきデ
ータやアドレスなどのアクセス端子を論理機能ブロック
と不揮発性メモリブロック相互間で共通化し、且つ両者
を同一アドレス空間に配置しておくことにより、書き込
み装置にて外部から論理機能ブロックや不揮発性メモリ
ブロックを書き込みするとき、71−レス空間切換のた
めの特別な処理や回路が必要とされず、アドレス信号を
変えてやるだけで論理機能ブロック及び不揮発性メモリ
ブロックの双方に対し共通の1き込み装置で情報の書き
込みが可能になる。
〔作 用〕
」1記した手段によれば、汎用EPROMライタのよう
な書き込み装置にて外部から」−記論理機能ブロックや
不揮発性メモリブロックの不揮発性記憶素子を書き込み
可能とする動作仕様は、データ処理用半導体集積回路の
動作仕様や機能の設定並びに変更に際し、特別な専用書
き込み装置の利用を一切不要とし、EPROMのような
単体の不揮発性メモリのためのEPROMライタなどの
汎用1Fき込み装置を利用可能に働き、これによって、
データ処理用半導体集積回路の量産時、さらにはこれを
応用したシステムのデバッグもしくは開発時などにおい
て、当該データ処理用半導体集積回路に含まれる不揮発
性記憶素子への書き込み処理の点で当該データ処理用半
導体集積回路に対する使い勝手を向上させるものである
。
〔実 施 例〕
第4図には本発明に係るデータ処理用半導体集積回路の
一実施例であるシングルチップマイクロコンピュータ1
が示される。同図に示されるシングルチップマイクロコ
ンピュータ1はシリコンのような1個の半導体基板に、
論理動作制御ブロックとしてのCPU(セントラル・プ
ロセッシング・ユニット)2、RAM(ランダム・アク
セス・メモリ)3、及びROM (リ−1へ・オンリ・
メモリ)4から成るプロセッサ5と、可変論理t19!
造の論理機能ブロックの一例としての))LA(プログ
ラマブル・ロジック・アレイ)6、及び入出カポ−1〜
(!IiにIloとも記す)7で溝底され、夫々のブロ
ックは共通バス8にて接続される。また、上記P L
A 6は信号線9.10によりl107及びCP U
2に直接結合される。
−[1記ROM 41まシングルチップマイクロコンヒ
。
ユータ1のラフ1ヘウエアとしての!動作プログラムを
格納するためのものであり、]二二記) 1.、 A
6はシングルチップマイクロコンピュータ]−のハード
ウェアの一部をプログラマブルに実現するための論理機
能ブロックとされ、このP L A、 6は↑電気的に
書き込み可能な不揮発性記憶素子を含んでいる。
第5図には上記PLA6の構成を中心とした第4図のシ
ングルチップマイクロコンピュータの詳細な一例が示さ
れる。
上記PLA6はAND (論理積)面20、○R(論理
和)面21、出力ラッチ22、入力ラツチ23.及びセ
レクタ24の各回路と、夫々の回路間を結線するための
配線により構成される。プロセッサ5とPLA6との接
続は、プロセッサ5で生成される信号をPLA6の入力
ラッチ23に入力するための制御信号線8a、アドレス
バス8b、データバス8Cで行われる。シングルチップ
マイクロコンピュータ1の外部とのインタフェースはデ
ータバス8cと接続されている出力ポードアa、入出カ
ポ−ドアb、入カポ−1−70により行われる。PLA
6の入力ラッチ23への入力は、上記制御信号線8a、
アドレスバス8b、データバス8c、入カポ−1〜7C
の出カフ0c、出力セレクタ24の出力9Cとされ、こ
の入力ラッチ23の出力はAND而2面へ供給される。
AND面20の出力はOR面21の入力とされ、OR而
面1の出力は出力ラッチ22に与えられる。出力ラッチ
22の出力22aはセレクタ24に与えられると共に、
その一部の信号22bはAND面20の入力とされる。
セレクタ24の出力のうち9a、9bは夫々出力ポード
アa、入出カポ−ドアbの入力とされ、出力9cはデー
タバス8cに結合されている。
第6図には上記AND面20の一例が示される。
このAND面20は、特に制限されないが、紫外線消去
型の電気的に書き込み可能なチャンネル注入構造のよう
なEPROM (エレクトリカリ・プログラマブル・リ
ード・オンリ・メモリ)構成用の不揮発性記憶素子を含
んで構成される。このAND面2oは、4人力(Io〜
I、)に対して4つの独立した論理積出力(Ao−A3
)を得る構成とされる。このAND面20には8行4列
で」1記不揮発性記憶素子M (0,O)〜M (7,
3)をマトリクス配置して成るメモリセルアレイ40を
含む。ここで電気的に書き込み可能なEPROM構成用
の不揮発性記憶素子それ自体の構成は既に公知であるか
らその詳細な説明については省略するが、当該不揮発性
記憶素子のしきい値電圧が1[V]程度の比較的低いレ
ベルにある状態を消去状態、そして、5 [V]程度の
比較的高いレベルにある状態を書き込み状態と定義する
。
不揮発性記憶素子への書き込みは行単位で4ピツI〜づ
つ行われる。即ち、書き込みデータを書き込み端子DQ
−D3に与え、選択線S。−81のうち1つをハイレベ
ルのような選択レベルにすると共に、書き込み信号WE
をハイレベルにし、書き込み端子Vpに書き込み電圧(
例えば12.5 [V])を与える。このとき人力■。
〜■、の状態により正論理を書き込むか負論理を書き込
むかが決まる。
例えば人力I。を例にすると、入力1゜がハイレベルと
されるときにはワード線W。pが選択され、また、人力
■。がローレベルとされるときにはワード線W。nが選
択される。選択されたワード線にグーl−電極が結合さ
れた不揮発性記憶素子のゲーl−′lIi極には抵抗R
j(j=a〜7)を介して喜き込み電圧がtjえられる
。書き込み端子D0〜D3に書き込みデータを受ける電
圧変換回路W0〜W3は書き込みデータレベルがハイレ
ベルである場合に書き込みに必要なドレイン電圧を発生
して、夫々データ線d。−d、に与える。これにより、
消去状態を初期状態とする不揮発性記憶素子は、ワード
線が選択されてハイレベルの書き込みデータが与えられ
た場合に書き込み状態とされ、それ以外のものは消去状
態を維持する。
このような書き込み動作によりメモリセルアレイ4oに
含まれる不揮発性記憶素子M (0,O)〜M (7,
3)のプログラムが行われる。
プログラムされたAND面20を論理動作させる場合に
は、書き込み端子Vpに回路の電源電圧(もしくは接地
電圧)を4えると共に、書き込み信号WEをローレベル
にし、そして信号S。−83を全てハイレベルとする。
これにより、入力1゜〜丁3のレベルに従ってワード線
が選択され、選択されたワード線にゲート電極が結合さ
れる不揮発性記憶素子のプログラム状態に応じたデータ
レベルがデータ線d。−d、を介してセンスアンプ5A
o−8A3で検出され、この結果として、センスアンプ
5Ao−3A、からは論理積出力A。−A、が得られる
。
第7図には第5図に含まれるOR面21の−例が示され
る。このOR面21は、論理積出力A。。
A、を2人力とするオア回路ORI、論理積出力A2.
A、を2人力とするオア回路○R2、オア回路ORI、
OR2の出力を2人力とするオア回路○R3、オア回路
ORIとオア回路OR3の出力を選択する出力選択回路
50により晴成される。
上記選択回路50の入力信号51がハイレベルにされる
と、トランジスタT1がオン状態にされると共にトラン
ジスタT2がオフ状態にされ、OR面21は以下の論理
式で示される論理和出力○。、0□を得る。
○、=A、+A。
0、=A2+A3
また、上記選択回路50の入力信号51がローレベルに
されると、トランジスタT1がオフ状態にされると共に
トランジスタ′「2がオン状態にされ、oR面面上1以
下の論理式で示される論理和出力○。、○、を得る。
0、=A、+A、+A2+A3
0、=A2+A。
第5図に示されるシングルチップマイクロコンピュータ
]は、入力ラッチ23及びセレクタ24を切り換え制御
することにより例えば第8図に示される態様で動作可能
とされる。
第8図(A)に示される態様は、第5図の入力ラッチ2
3の入力としてバス8a〜8cの情報を選択し、セレク
タ24の出力をボート7a、’7bに与えるようにする
ことにより、プロセッサ5の出力をPLA6で変換処理
してシングルチップマイクロコンピュータ1の外部に出
力するものである。
第8図(B)に示される態様は、入力ラッチ23の入力
としてボート7b、7cの出力を選択し、セレクタ24
の出力として出力9oを選択することにより、シングル
チップマイクロコンピュータ1の外部から与えられる信
号をP L A 6で変換処理してプロセッサ5に与え
るものである。
第8図(C)に示される態様は、入力ラッチ23の入力
としてバス88〜8cの情報を選択し、セレクタ24の
出力もバス8cに与えるようにすることにより、プロセ
ッサ5の出力をPLA6で変換処理して再びプロセッサ
5に戻すというものである。
第8図(D)に示される態様は、入力ラッチ23の入力
としてポーt”7b、7cの出力を選択し、セレクタ2
4の出力として出力9a、9bを選択することにより、
プロセッサ5とは無関係に、シングルチップマイクロコ
ンピュータ1の外部から与えられる信号をPLA6で変
換処理して再び、シングルチップマイクロコンピュータ
1の外部に出力するというものである。
尚、上記第8図(A)〜(D)に夫々示される態様を2
つ以上を組合せることも可能である。例えば上記第8図
(A)と(B)に示される態様の組合せでは、PLΔ6
の入力を分割し、一方をプロセッサ5の出力(8a〜8
c)、他方を外部からの入力(7b、7c)とし、PL
A6の出力も分割して、一方をプロセッサ5の入力(8
C)、他方を外部への出力(7a、7b)とすることも
できる。
以上説明したシングルチップマイクロコンピュータ1に
おいては、紫外線消去形の電気的に書き込み可能な不揮
発性記憶素子を含む2丁、八6に対し、当該シングルチ
ップマイクロコンピュータ1自体もしくはその応用シス
テムに要求される(幾能に応じてその論理摺成即ち不揮
発性記憶素子に対するプログラム状態を決定する。シン
グルチップマイクロコンピュータ1を窓付きのパッケー
ジに封入し、当該窓から紫外線を照射して記憶情報を消
去した後に、新たに論理情報を電気的に書き直すことに
より、シングルチップマイクロコンピュータ1における
ハードウェアの一部を担うPLA6の論理の変更や誤り
の修正がシングルチップマイクロコンピュータ1上で可
能になり、シングルチップマイクロコンピュータ1はそ
の応用システムの開発時におる動作仕様や機能の変更に
対して柔軟に対応することができるようになる。しかも
そのような変更に対してシングルチップマイクロコンピ
ュータ1は繰返し利用可能になる。
尚、PLA6の不揮発性記憶素子は電気的に書き込み消
去可能なMNOS (メタル・ナイトライ1−・オキサ
イド・セミコンダクタ)やフローティングゲート型のE
EPROM (エレクトリカリ・イレーザブル・アンド
・プログラマブル・リード・オンリ・メモリ)構成用の
不揮発性記憶素子を利用することもできる。
次に可変論理構造の論理機能ブロックとしてプロセッサ
構造のプログラマブル論理回路すなわちサブプロセッサ
を付加して構成されたシングルチップマイクロコンピュ
ータについて説明する。このシングルチップマイクロコ
ンピュータ1は、第9図に示されるように、第4図に示
される構成に対し、共通バス8、PLA6、及び110
7に接続するサブプロセッサ100を付加して成る。
第1−0図には」1記サブプロセッサ、LOOの構成例
と、サブプロセッサ100.PLA6.l107、共通
バス8間の接続関係が示される。
サブプロセッサ100は命令を格納するためのROM1
01、こ(7)ROMIOI(7)格納情報に基づいて
制御信号を発生するための制御回路102、ROMl0
Iをアクセスするための次のアドレスを保持するアドレ
スラッチ103.第1、第2、そして第3のデータバス
104.105.106に接続されたALU (算術論
理演算ユニット)107、レジスタファイル108、P
SG (プログラマブルシーケンシャルジェネレータ)
109、このPSG109で制御されるSTR(ステー
タスレジスタ)110、上記サブプロセッサ100と共
通バス8を接続するためのBIF (ハスインタフェー
ス回路)111により構成される。
上記PLA6は配線112aにより共通バス8に、そし
て配線112bにより丁107に夫々結線されると共に
、配線112Cによりサブプロセッサ100の制御回路
102で発生される制御信号102aに、配線112d
によりステータスレジスタ110の出力110aに、及
びl107からALU107に入力される信号107a
に夫々接続される。
上記PSG109、ROMl01.、及びPLA6は上
記したような電気的に書き込み可能な不揮発性記憶素子
にて構成される。したがって、第9図に示されるシング
ルチップマイクロコンピュータ1においても、それらP
SG109、ROM iol、及びPLA6に含まれる
不揮発性記憶素子はシングルチップマイクロコンピュー
タ1に要求される動作仕様や機能に応じてその論理構成
が決定される。そして、シングルチップマイクロコンピ
ュータ1のパッケージに形成されている窓から紫外線を
照射して記憶情報を消去した後に、新たに論理情報を電
気的に書き直すことにより、シングルチップマイクロコ
ンピュータ1におけるハードウェアや論理機能の一部を
担うPLA6.PS0109、ROMl01などの論理
の変更や誤りの修正が可能になる。
第11図にはチップ内部にソフトウェアプログラムを格
納するためのROM4をEPROM化したシングルチッ
プマイクロコンピュータ1の一例が示される。
第11図においてシングルチップマイクロコンピュータ
1は、CPU2、ソフトウェアプログラムを格納するた
めの電気的に書き込み可能な不揮発性メモリブロックと
してのEPROMのようなROM4 (以下単にこのR
OM4を不揮発性メモリブロック4とも記す)、制御信
号生成回路500、上記サブプロセッサやPLAなどを
構成するプログラマブル論理回路900などの機能モジ
ュールを含んで成る。上記CPU2.・不揮発性メモリ
ブロック4、プログラマブル論理回路900などはアド
レスバス41やデータバス42と接続され、特に、アド
レスバス41とCI) U 2との間にはスイッチ素子
61が介在され、データスバス42とCPU2との間に
はスイッチ索子62、不揮発性メモリブロック4とデー
タバス42との間にはスイッチ素子63、そしてプログ
ラマブル論理回路900とデータバス42との間にはス
イッチ素子63が介在されている。アドレスバス41は
、出力バッファとして機能するような3ステーI−ドラ
イバ72や、入力バッファとして機能するようなインバ
ータ82及び3ステートインバータ65を介して信号線
519によりシングルチップマイクロコンピユータ1の
外部とインタフェース可能にされている。同様にデータ
バス42は出カバソファとして機能するような3ステー
トドライバ71や、入力ハッファとして機能するような
インバータ81及び3ステートインバータ64を介して
信号線518によりシングルチップマイクロコンピュー
タ1の外部とインタフェース可能にされている。
上記制御信号生成回路500には、データ転送制御のた
めの制御信号5101〜5104がcpU2から与えら
れると供に、シングルチップマイクロコンピュータ1の
動作モードなどを指示するための制御信号5111.5
121,513.5122がシングルチップマイクロコ
ンピュータ1の外部から与えられる。このような各種信
号が与えられる制御信号生成回路500は、CPU2゜
不揮発性メモリブロック4.プログラマブル論理回路9
00とデータバス42やアドレスバス41、さらには信
号線518,519との間でのデータ転送タイミングを
制御するための制御信号520〜528を生成する。尚
、制御信号生成回路5゜Oから外部に出力される信号5
14.5]、5は外部に対するリード・サイクル、ライ
ト・サイクルを意味する信号であり、また、不揮発性メ
モリブロック4及びプログラマブル論理回路900には
それらに含まれる不揮発性記憶素子の書き込みに必要な
高電圧などを外部から共通に与えるための信号線516
が結合されている。
第11図に示されるシングルチップマイクロコンピュー
タ1においては、データバス42及びアドレスバス41
に共通に接続されている不揮発性メモリブロック4とプ
ログラマブル論理回路900は同一アドレス空間に配置
されている。したがって、不揮発性メモリブロック4と
プログラマブル論理回路900に対する書き込み処理に
際してアドレス空間を切り換えるための特別な処理や回
路構成は必要とされず、夫々に割り当てられているアド
レスを指定することにより、同一の制御もしくは同一の
シーケンスによりそれらに含まれる所要の不揮発性記憶
素子に対して書き込みとベリファイ処理を簡単に行うこ
とができる。この結果、共通の書き込み装置を利用する
ことができ、また、内蔵されるCPU2を使う場合にも
書き込みやベリファイ処理を同一シーケンスで行うこと
ができる。
第12図には第11図に示される制御信号生成回路50
0の一例が示される。この制御信号生成回路500は、
特に制限されないが、AND面5面上1R面52にて構
成される。このAND面5面上1縦方向の6本の信号線
が夫々論理積出力信号線とされ、縦方向の信号線に交わ
る横方向の信号線の内○印で示される交点に対応する横
方向の信号線の入力に対して論理積を採った結果が該当
する論理積出力とされる。例えば、縦方向の論理積出力
信号線に交わる○印で示される横方向の信号線の入力が
全てハイレベルである場合に該当する縦方向の論理積出
力信号線の出力がハイレベルとされる。AND面におけ
る6本の論理積出力信号線はOR面52の入力とされ、
この縦方向の6本の人力信号線と交わる横方向の論理和
出力信号線には、○印で示される交点に対応する。縦方
向の入力信号線の入力に対して論理和を採った結果が論
理和出力とされる。例えば、横方向の論理和出力信号線
に交わるO印で示される縦方向の入力信号線の入力が1
つでもハイレベルである場合に該当する横方向の論理和
出力信号線の出力がハイレベルとされる。
外部から与えられる制御信号513がローレベルのとき
、その反転信号5131を○印の交点に受ける論理積出
力信号線5291.5292.5293.5296には
、CPU2から出力される制御信号5101〜5104
のレベルを有効とする論理積出力が得られる。この状態
て制御信号5101 (TRI) 、 5104
(E x tM)がハイレベルのとき、論理積出力信
号線5291がハイレベルとなって外部デバイスリード
モードが設定される。当該動作モードにおいては、外部
に対するリード・サイクルを意味する制御信号51・1
(T R3)がハイレベルにアサートされると共に、制
御信号520.527.528もハイレベルにアサート
される。ハイレベルの制御信号520はスイッチ素子6
1をオン状態に制御し、且つハイレベルの制御信号52
8は3ステートトライバ72を出力動作可能に制御する
ことにより、CPU2から出力されるアドレス信号はア
ドレスバス41及び信号線519を介して外部に出力さ
れる。
この7トレス信号と制御信号514に応答する図示しな
い外部被アクセスモジュールが出力するデータは、外部
から信号線518に与えられると共に、上記ハイレベル
の制御信号527にてオン動作される3ステートインバ
ータ64からデータバス42に与えられて、CPU2に
読み込まれる。
この外部デバイスリードモードにおいて、制御信号52
4はローレベルにされているから、外部からデータバス
42に取り込まれたデータが不揮発性メモリブロック4
やプログラマブル論理回路900の動作によって撹乱さ
れることはない。
」−記制御信号513がローレベルのときに制御信号5
102 (TWI)、5104 (ExtM)がハイレ
ベルにされると、出力信号線5292がハイレベルとな
って外部デバイスライ1−モートが設定される。当該動
作モートにおいては、グ部に対するライ1−・サイクル
を意味する制御(、−3号515(TW3)がハイレベ
ルにアサ−1・されると共に、制御信号520,521
.526,528もハイレベルにアサートされる。これ
により、CPU2から出力されるア1くレス信号は上記
同様オン動作されるスイッチ素子61、出力動作可能に
制御される3ステートドライバ72、及び信号線511
〕を介して外部に出力さ4すると共に、(′、F’ L
J 2から出力される書き込みデータが、ハイレベルの
制御信号521にてオン動作されるスイッチ素子62、
データバス42.ハイレベルの制御信号526で出力動
作可能に制御される23ステーI〜1−ライバフ1、及
び信号線518を介して外部に′°2・えられ、これに
よって外部の被アクセスモジュールへの書き込みが行わ
れる。
上記制御信号513がローレベルのとき制御信号510
1 (TRI)、5103 (IntM)がハイレベル
の状態では出力信号線5293がハイレベルとなって内
部デバイス読み込みモードが設定される。当該動作モー
I−においては、制御信号520.522 (TR4)
、524がハイレベルにアサートされる。これによりC
PU2から出力されるアドレス信号はスイッチ素子61
を介してアドレスバス41に与えられ、不揮発性メモリ
ブロック4のアドレス信号1126又はプログラマブル
論理回路900のアドレス信号5172とされる。同時
に制御信号522により不揮発性メモリブロック4及び
プログラマブル論理回路900にはリード動作が指示さ
れろ。このとき不揮発性メモリブロック4及びプログラ
マブル論理回路900はリニアな同一アドレス空間に配
置されているため、双方にア(ヘレス信号が与えられて
もそのアドレス信号に従って何れか一方だけがデータの
読み出しを行い、読み出されたデータはスイッチ素子6
3又は66の何れか一方を介してデータバス42に与え
られる。CPU2はこのようにしてデータバス42に出
力されたデータを信号線423から読み込む。
L記制御信号513がローレベルのとき制御信号510
2 (TW、L)、5103 (Int、M)かハイレ
ベルの状態では、出力信号線5296がハイレベルとな
って内部デバイス書き込みモー1〜が設定される。当該
動作モードにおいては、制御信号520,521,52
3 (’T”W、、)がハイレベルにアサートされる
。これによりCPU2から出力されるアドレス信号はス
イッチ素子61を介してアドレスバス41に与えられる
と供に、CPU2から出力される書き込みデータがスイ
ッチ素子62を介してデータバス42に与えられ、さら
にプログラマブル論理回路900にはライ1−動作が指
示される。これによりアドレス信号によって指定される
プログラマブル論理回路900の所要アドレスに割り当
てられたプリンプフロソプなどにデータが書き込まれる
。
一方、制御信号513がハイレベルのとき、その反転信
号5131を○印の交点に受ける論理積出力信号線52
91.5292.5293.5296は、CI) U
2から出力される制御信号5101〜5104のレベル
とは無関係にローレベルにネゲーl〜され、これにより
制御信号520,521は常時ローレベルに制御されて
、CPU2によるデータバス42、アドレスバス41へ
のデータとアドレスの出力が実質的に不可能にされる。
すなわち、CPU2はアドレスバス41及びデータバス
42から切り離される。この状態で制御信号5121
(TR,)がハイレベルにされると、論理積出力信号
線5294がハイレベルとなって外部からのアクセスに
基づくリードモートが設定される。この動作モートはE
P ROMライタなどによる書き込み後におけるベリ
ファイのためのテスト読み出しに利用される。当該動作
モードにおいては、制御信号522 (T R4) 、
524.525.526がハイレベルにアサートされる
。これにより、外部から信号線519に供給されるアド
レス信号が、制御信号525により動作可能な状態に制
御された3ステートインバータ65を介してアドレスバ
ス41に与えられ、このアドレス信号はアドレスバス4
1から信号線426及び5172を介して不揮発性メモ
リブロック4及びプログラマブル論理回路900に与え
られる。不揮発性メモリブロック4及びプログラマブル
論理回路900には制御信号522によりリード動作が
指示されると供に、制御信号524により不揮発性メモ
リブロック4及びプログラマブル論理回路900のデー
タ出力端子がデータバス41に接続される。したがって
、外部から供給されるアドレス信号に応答して不揮発性
メモリブロック4又はプログラマブル論理回路900の
何れか一方がり−ドJす1作を行うことにより、読み出
すべき所要データがデータバス42に与えられる。デー
タバス42に与えられた読み出しデータは、ハイレベル
の制御信号526により出力り1作可能13制御される
3ステートドライバ71を介して信壮線518に与えら
れて外部に読み出される。
制御信号513がハイレベルのときに制御信号5122
(TW2)がハイレベルにされると、出力信号線52
95がハイレベルになって外部からのアクセスに基づく
書き込みモードが設定される。
この動作モードはIE P ROMライタによる薄き込
みに際して利用される。当該動作モードにおいては、制
御43号525,527がハイレベルにアサ−1〜され
る。これにより、外部から信号線519に供給されるア
ドレス信号が、制御信号525により動作可能な状態に
制御された3ステートインバータ65を介してアドレス
バス41に与えられ。
このアドレス信号はアドレスバス41から信号線426
及び517Fを介して不揮発性メモリブロック4及びプ
ログラマブル論理回路900に与えられる。また、外部
から信号線518に供給されるデータが、制御信号52
7により動作可能な状態に制御された3ステートインバ
ータ64を介してデータバス42に与えられ、このデー
タはデータバス42から信号線424及び5171を介
して不揮発性メモリブロック4及びプログラマブル論理
回路900に与えられる。この状態で外部端子から信−
)線516に書き込みのための高電圧が!テえられると
、アドレス信号により指定される不揮発性メモリブロッ
ク4又はプログラマブル論理回路900の所定アドレス
における不揮発性記憶素子に上記書き込みデータが書き
込まれる。上記書き込み高電圧はEPROMのような単
体メモリLSIに対応して10〜25[V]程度の書き
込み動作に充分な電圧とされる。
なお、電気的に書き込み消去可能なE E P ROM
構成用不揮発性記憶素子にて上記不揮発性メモリブロッ
ク4及びプログラマブル論用1回路900を構成する場
合には、信号線516を介して消去、書き込み電圧を法
えるようにしてもよいし、また、書き込み電圧や消去電
圧を内部昇圧回路で形成してもよい。
第11図に示されるシングルチップマイクロコンピュー
タ1においても、それらに含まれる不揮発性メモリブロ
ック4及びプログラマブル論理回路900の不揮発性記
憶素子はシンクルチップマイクロコンピュータ1もしく
はその応用システムに要求される動作仕様や機能に応し
てその論理構成が決定される。、シングルチップマイク
ロコンピュータ1のパッケージに形成されている窓から
紮外線を照射して記憶情報を消去した後に、新たに論理
情報を電気的に@:き直すことにより、シングルチップ
マイクロコンピュータ1におけるハードウェアの一部を
担うプログラマブル論理回路900の論理の変更や誤り
の修正、さらには不揮発性メモリブロック4に格納され
るプログラムの変更やバグに対する修正か可能になり、
シングルチップマイクロコンピュータ1はその動作仕様
や機能の変更に対して柔軟に対応することができるよう
になる。
第13し1には上記プログラマブル論理回路900の詳
細な一例が図示される。
第13図において91は不揮発性記憶素子を含んで成る
NORアレイ、961〜9633は論理モジュール、9
461〜9463はセレクタ、94333はセンスアン
プ、9434は書き込み回路。
9431.9432はアドレスデコーダ、941はデー
タレジスタ、942はアドレスレジスタ、9435はマ
ルチプレクサである。
上記論理1モジュール961はNORゲート922、フ
リップフロップ92]、セレクタ923及び924、出
力ドライバ925、ANDNOゲート922927で構
成される。NORアレイ9]はそれに含まれる複数個の
不揮発性記憶素子に対する書き込みプロクラム状態に応
した論理構成を採ることができる6論理モジユール96
1〜963は、NORアレイ91−の論理構成に従って
出力される信号に対し、セレクタ923,924の選択
動作条件やフリップフコツブ921の状態に応して、さ
らにその論理をプログラマフルに変更したりするもので
、N ORアレイ91と共に可変構造論理を構成する。
論理モジュール961〜・963は、信号線5171〜
5173を経由してデータバス42及びアドレスバス4
1と間1妾的にインタフェース可能にされると供に、端
子9 r> 1−・993を介してシングルチップマイ
クロコンビコータ1の外部とデータを入出力することが
できるようになっている。上記制御信号513がローレ
ベルの場合にはデータ入出力の対象は論理モジニル96
1〜963内部のフリップフロップ921とされ、また
、制御信号513がハイレベルの場合には、NORアレ
イ91のNOR論理を構成する不揮発性記憶素子に対す
る書き込み・読み出しが可能とされる。
制御信号51−3がローレベルにされて上記内部デバイ
ス読み込みモートが設定されるとき、CPU2から出力
されるアドレス信号はアドレスバス41から信号線51
72に与えられる。このアドレス信号はアドレスレジス
タ942にセットされた後A、 N Dゲート951を
介してアドレスデコーダ9432に供給され、このアド
レスデコーダ9432でデコードされる。このアドレス
デコーダ9432は、入力アドレス信号に応じて論理モ
ジュール961〜963の中から1つを選択したりする
選択イLf号を形成する。尚、その選択レベルはハイレ
ベルとされる。71−レスデコーダ9432の出力選択
信号5310は論理モジュールのANDゲート926に
供給される。このANDゲート926には当該動作モー
トにおいてハイレベルの北記制御信号522も供給され
ている。このANDゲート926からは、セレクタ92
3.出tノ1ヘライバ925を介してフリップフロップ
921のデータが出力され、この出力データは信号線5
311、セレクタ9435を通って信号線5173から
データバス42に読み出される。
−1′、記制御信号513かローレベルにされてト記内
部デバイス書き込みモードが設定されると、CP t、
、J 2から出力されるアドレス信号が信じ線5172
に、そしてデータが信号線517】に与えられる。これ
により、データはANDゲーh 953を経由して論理
モジュールのANDゲー1−927に供給される。この
ANDNOゲート922当該動作モードにおいてハイレ
ベルの」1記制御信号523が供給されていると共に、
アドレス信号のデコード結果に応じた選択信号がアドレ
スデコーダ9432から供給されている。したがって、
そのアドレス信号によって指定されるフリップフロップ
921にCPU2の出力データが書き込み可能とされる
。
上記制御信号513がハイレベルにされて外部アクセス
に基づく書き込みモードが設定されると、アドレスレジ
スタ942の出力はANDゲー1〜952を介してアド
レスデコーダ9431に供給される。このアドレスデコ
ーダ9431は入力アドレス信号に応じてNORアレイ
91.のワー1く線986〜989の何れかを選択する
。CPU2から信号線5171に与えられたデータはデ
ータレジスタ941しこセットされ、ANDゲート95
4を介して書き込み回路9434に供給される。外部か
ら書′き込み高電圧が与えられるタイミングに同期して
、書き込みデータがセレクタ9461〜946H3にt
jえられる。アドレスデコーダ9431のセレクタ選択
信号5312は入力アドレス信号に応[Industrial Application Field] The present invention relates to a semiconductor integrated circuit for data processing, and relates to a technique that is effective when applied to, for example, adaptation to changes in the operating specifications and functions of a single-chip microcomputer. [Prior art] CPU (central processing unit)
In a single-chip microcomputer in which a main component and necessary peripheral circuits are formed on a single semiconductor substrate, when changing a software program or fixing a bug, it is necessary to modify the memory that holds the program. For single-chip microcomputers with built-in memory that is subject to software program modification/change, the memory must be EPR
A configuration is disclosed in Jikai Publication No. 198667/1988 that converts the data into OM and makes it possible to control writing based on signal control from the outside. [Problems to be Solved by the Invention] Nowadays, as microcomputer application systems become more multifunctional and more compact, data processing LSIs such as single-chip microcomputers with various peripheral functions on-chip are becoming increasingly popular. Applications to these systems tend to be expanded more and more, and single-chip microcomputers are increasingly being used for interface circuits, timers/counters, input/output control circuits, ROMs that store control programs, and even sub-processors.
It has come to include various peripheral functions that can be configured as external memory or external logic. However, the peripheral functions, especially the hardware logical functions, built into such single-chip microcomputers have traditionally been fixed, so although it is possible to change the software program using EPROM program memory, the hardware In order to change the hardware logic function, it is necessary to change the design of the entire single-chip microcomputer and the mask pattern for manufacturing. The problem is that they are unable to set or change the required operating specifications and functions by themselves, and furthermore, they are unable to flexibly respond to changes in system operating specifications and functions during the development of microcomputer application systems. The present inventor has clarified something. Therefore, the inventor of the present invention proposed that a data processing semiconductor integrated circuit such as a single-chip microcomputer include a logic function block that can realize a required logic function depending on the write state of an electrically writable non-volatile memory element. was proposed earlier, but it is also necessary to adopt a specification that can improve usability for the user in terms of setting the logical function for the logical function block, that is, writing processing to the nonvolatile memory element included in it. I found out. An object of the present invention is to provide a data processing semiconductor integrated circuit that can easily cope with changes in operating specifications and functions, and more specifically, a logic function block including a nonvolatile memory element. It is an object of the present invention to provide a data processing semiconductor integrated circuit incorporating a logic function block and a non-volatile memory block, which can improve usability in terms of write processing to the non-volatile memory elements. . The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings. [Means for Solving the Problems] A brief overview of typical inventions disclosed in this application is as follows. That is, it is configured to include a logic function block that can realize a required logical function depending on the state of writing to an electrically writable nonvolatile memory element, or a nonvolatile memory element that can electrically write a software program. A writing device such as a general-purpose EPROM writer is applied to a semiconductor integrated circuit for data processing, which consists of a nonvolatile memory block and a logical operation control block such as a CPU whose operation is controlled by its software program, formed on a single semiconductor substrate. It has operational specifications that enable writing to the nonvolatile memory elements of the logic function block and the nonvolatile memory block. For example, an operation specification that may be refused is a specification in which a data processing semiconductor integrated circuit is functionally similar to a non-volatile memory such as an EP ROM based on a mode signal, that is, a general-purpose EPROM.
Specifications can be made such that external terminals that can be interfaced with a writing device such as a ROM writer are visible. By adopting such operating specifications, it is possible to connect both data processing semiconductor integrated circuits and general-purpose writing devices by using an adapter such as a socket adapter with an hourglass configuration that exclusively changes the number and arrangement of external terminals of the data processing semiconductor integrated circuit and the general-purpose writing device. can be interfaced. At this time, the logic function block and the nonvolatile memory block are commonly connected to the internal address bus and the internal data bus, or the access terminals for data and addresses that are interfaced with the writing device are connected between the logic function block and the nonvolatile memory block. By making them common and arranging them both in the same address space, there is no need for special processing or circuitry for switching the 71-res space when writing logic function blocks or non-volatile memory blocks from the outside with a writing device. is not required, and information can be written to both the logic function block and the nonvolatile memory block using a common write device by simply changing the address signal. [Operation] According to the means described in 1., the operational specifications that enable writing to the nonvolatile memory elements of the logic function block and nonvolatile memory block from the outside with a writing device such as a general-purpose EPROM writer are as follows: When setting and changing the operating specifications and functions of semiconductor integrated circuits for data processing, there is no need to use a special dedicated writing device, and a general-purpose 1F writing device such as an EPROM writer for a single non-volatile memory such as an EPROM and by this,
During the mass production of data processing semiconductor integrated circuits, as well as during debugging or development of systems that apply this, data processing This improves the usability of semiconductor integrated circuits. [Embodiment] FIG. 4 shows a single-chip microcomputer 1 which is an embodiment of the data processing semiconductor integrated circuit according to the present invention.
is shown. The single-chip microcomputer 1 shown in the figure is a single semiconductor substrate such as silicon.
CPU (Central Processing Unit) 2, RAM (Random Access Memory) 3, and ROM (Li-1 only) as logical operation control blocks.
memory) 4, and a variable logic t19!
LA (programmable logic array) 6 and input/output capo-1 to
(!Ii is also written as Ilo) 7, and each block is connected by a common bus 8. In addition, the above P L
A6 is connected to l107 and CPU by signal line 9.10.
2. - [1 ROM 41 single chip microcontroller. As user's rough 1 he wear! It is for storing operating programs, ]22) 1. , A
6 is a logic function block for programmably realizing a part of the hardware of a single-chip microcomputer, and this PLA 6 includes an electrically writable nonvolatile memory element. FIG. 5 shows a detailed example of the single-chip microcomputer shown in FIG. 4, centering on the configuration of the PLA 6. The PLA 6 has an AND (logical product) surface 20, an R (logical sum) surface 21, an output latch 22, an input latch 23. and the selector 24, and wiring for connecting the respective circuits. The processor 5 and the PLA 6 are connected through a control signal line 8a, an address bus 8b, and a data bus 8C for inputting signals generated by the processor 5 to the input latch 23 of the PLA 6. The single-chip microcomputer 1 is interfaced with the outside by an output port a, an input/output port door b, and an input port 1-70 connected to the data bus 8c. P.L.A.
The inputs to the input latch 23 of 6 are the control signal lines 8a,
Address bus 8b, data bus 8c, input capo-1 to 7C
The output cuff 0c is the output 9C of the output selector 24, and the output of the input latch 23 is ANDed and supplied to the two sides. The output of the AND plane 20 is input to the OR plane 21, and the output of the OR plane 1 is given to the output latch 22. The output 22a of the output latch 22 is given to the selector 24, and
A part of the signal 22b is input to the AND screen 20. Outputs 9a and 9b of the selector 24 are input to the output port a and the input/output port door b, respectively, and the output 9c is coupled to the data bus 8c. FIG. 6 shows an example of the AND surface 20. This AND plane 20 may include non-volatile storage elements for EPROM (Electrically Programmable Read Only Memory) configurations such as, but not limited to, ultraviolet erasable electrically programmable channel injection structures. configured. This AND side 2o is made by 4 people (Io ~
I,) for four independent AND outputs (Ao-A3
). On this AND surface 20, nonvolatile memory elements M (0, O) to M (7,
3) is arranged in a matrix. Here, since the configuration of the nonvolatile memory element itself for the electrically writable EPROM configuration is already known, a detailed explanation thereof will be omitted, but the threshold voltage of the nonvolatile memory element is 1 [V A state at a relatively low level of about 5 [V] is defined as an erased state, and a state at a relatively high level of about 5 [V] is defined as a written state. Writing to the nonvolatile memory element is performed in units of rows by 4 bits. That is, the write data is sent to the write terminal DQ.
-Give to D3, selection line S. -81 to a selection level such as high level, and the write signal WE
is set to high level and the write voltage (
For example, give 12.5 [V]). At this time, human power ■. Whether to write positive logic or negative logic is determined by the state of ~■. For example, human power I. For example, when the input 1° is set to high level, the word line W. p is selected, and human power ■. When the word line W is set to low level. n is selected. A resistor R is connected to the gate l-'lIi electrode of the nonvolatile memory element whose gate electrode is coupled to the selected word line.
The pleasure voltage tj is obtained via j (j=a~7). Voltage conversion circuits W0 to W3, which receive write data at write terminals D0 to D3, generate drain voltages necessary for writing when the write data level is at a high level, and apply the drain voltages to the respective data lines d. −d. This results in
A nonvolatile memory element whose initial state is an erased state is put into a written state when a word line is selected and high-level write data is applied, and otherwise maintains an erased state. Through such a write operation, the nonvolatile memory elements M (0, O) to M (7,
The program 3) is carried out. When the programmed AND plane 20 is to perform a logical operation, the power supply voltage (or ground voltage) of the circuit is increased by 4 to the write terminal Vp, the write signal WE is set to low level, and the signal S is set. -83 are all set to high level. As a result, a word line is selected according to the levels of the inputs 1° to 3, and the data level corresponding to the program state of the nonvolatile memory element whose gate electrode is coupled to the selected word line is set to the data line d. -d, through the sense amplifier 5A
o-8A3, and as a result, the sense amplifier 5Ao-3A outputs an AND output A. -A is obtained. FIG. 7 shows an example of the OR surface 21 included in FIG. This OR surface 21 is a logical product output A. . A, OR circuit ORI with two-man power, AND output A2.
OR circuit ○R2 where A is powered by two people, OR circuit ORI,
The output of OR2 is cleared by an OR circuit R3 powered by two people, an output selection circuit 50 which selects the output of the OR circuit ORI and the OR circuit OR3. When the input signal 51 of the selection circuit 50 is set to high level, the transistor T1 is turned on and the transistor T2 is turned off, and the OR plane 21 outputs a logical sum ◯ as shown by the following logical formula. , 0□ is obtained. ○, =A, +A. 0, =A2+A3 Furthermore, when the input signal 51 of the selection circuit 50 is set to low level, the transistor T1 is turned off and the transistor '2 is turned on. Obtains the logical sum output ○.,○, shown as 0, =A, +A, +A2+A3 0, =A2+A. The single-chip microcomputer shown in FIG. 5 switches and controls the input latch 23 and selector 24. This makes it possible to operate, for example, in the manner shown in FIG. 8.The manner shown in FIG.
By selecting the information on the buses 8a to 8c as inputs of the processor 3 and giving the output of the selector 24 to the ports 7a and 7b, the output of the processor 5 is converted by the PLA 6 and sent to the outside of the single-chip microcomputer 1. This is what is output to. In the embodiment shown in FIG. 8(B), the outputs of the boats 7b and 7c are selected as inputs to the input latch 23, and the selector 24
By selecting the output 9o as the output of the single-chip microcomputer 1, a signal given from the outside of the single-chip microcomputer 1 is converted by the PLA 6 and given to the processor 5. In the embodiment shown in FIG. 8(C), the information on buses 88 to 8c is selected as input to the input latch 23, and the output of the selector 24 is also given to the bus 8c, so that the output of the processor 5 is transmitted to the PLA 6. The data is converted and returned to the processor 5 again. In the embodiment shown in FIG. 8(D), the outputs of ports t"7b and 7c are selected as inputs of the input latch 23, and the selector 2
By selecting outputs 9a and 9b as outputs of 4,
Regardless of the processor 5, a signal applied from outside the single-chip microcomputer 1 is converted by the PLA 6 and outputted to the outside of the single-chip microcomputer 1 again. Note that the embodiments shown in FIGS. 8(A) to 8(D) above are
It is also possible to combine two or more. For example, in the combination of the embodiments shown in FIGS. 8(A) and (B) above, PLΔ6
divides the input of the
c), the other is external input (7b, 7c), and PL
The output of A6 is also divided, and one side is connected to the input of processor 5 (8
C), the other can also be output to the outside (7a, 7b). In the single-chip microcomputer 1 described above, the two and eight six including the ultraviolet erasable electrically writable non-volatile memory element are required for the single-chip microcomputer 1 itself or its application system. (The logic configuration, that is, the program state of the non-volatile memory element is determined according to the function.The single-chip microcomputer 1 is enclosed in a package with a window, and the stored information is erased by irradiating ultraviolet rays through the window. By electrically rewriting new logic information, it becomes possible to change the logic and correct errors in the PLA 6, which plays a part of the hardware in the single-chip microcomputer 1, on the single-chip microcomputer 1. The computer 1 can flexibly respond to changes in operating specifications and functions during the development of the application system.Furthermore, the single-chip microcomputer 1 can be used repeatedly in response to such changes. The non-volatile memory element of PLA6 is electrically programmable and erasable MNOS (metal nitride 1-oxide semiconductor) or floating gate type E.
Non-volatile storage elements for EPROM (Electrically Erasable and Programmable Read Only Memory) configurations may also be utilized. Next, a single-chip microcomputer constructed by adding a programmable logic circuit having a processor structure, that is, a subprocessor, as a logic function block with a variable logic structure will be described. As shown in FIG. 9, this single-chip microcomputer 1 has a common bus 8, PLA 6, and 110
7 and a sub-processor 100 connected to it. FIG. 1-0 shows an example of the configuration of sub-processor 1, LOO, and sub-processor 100. PLA6. 1107 and the common bus 8 are shown. The sub-processor 100 has a ROM1 for storing instructions.
01, (7) ROMIOI (7) Control circuit 102 for generating control signals based on stored information, ROM10
Address latch 103.I holding the next address to access I. ALU (arithmetic logic unit) 107, register file 108, P
SG (Programmable Sequential Generator)
109, an STR (status register) 110 controlled by the PSG 109, and a BIF (bus interface circuit) 111 for connecting the sub-processor 100 and the common bus 8. The PLA 6 is connected to the common bus 8 by a wiring 112a, and to the bus 107 by a wiring 112b, and is connected to a control signal 102a generated by the control circuit 102 of the sub-processor 100 by a wiring 112d.
The signal 107a is input to the output 110a of the status register 110 and from l107 to the ALU 107.
are connected to each. The above PSG109, ROM101. , and PLA6 are constructed of electrically writable nonvolatile memory elements as described above. Therefore, even in the single-chip microcomputer 1 shown in FIG.
The logical configuration of the nonvolatile memory elements included in the SG 109, ROM iol, and PLA 6 is determined according to the operational specifications and functions required of the single-chip microcomputer 1. Then, after erasing the stored information by irradiating ultraviolet rays through the window formed in the package of the single-chip microcomputer 1, new logic information is electrically rewritten, and the hardware and logic in the single-chip microcomputer 1 are erased. PLA6, which plays a part of the function. It becomes possible to change the logic of PS0109, ROM101, etc. and correct errors. FIG. 11 shows an example of a single-chip microcomputer 1 in which the ROM 4 for storing a software program inside the chip is converted into an EPROM. In FIG. 11, a single-chip microcomputer 1 includes a CPU 2, a ROM 4 (hereinafter simply referred to as an EPROM) as an electrically writable non-volatile memory block for storing software programs.
(OM4 is also referred to as non-volatile memory block 4), a control signal generation circuit 500, and a programmable logic circuit 900 that constitutes the sub-processor, PLA, etc., and other functional modules. The above CPU2. - The nonvolatile memory block 4, the programmable logic circuit 900, etc. are connected to the address bus 41 and the data bus 42, and in particular, a switch element 61 is interposed between the address bus 41 and CI) U2, and the data bus 42 and A switch element 62 is interposed between the CPU 2, a switch element 63 between the nonvolatile memory block 4 and the data bus 42, and a switch element 63 between the programmable logic circuit 900 and the data bus 42. There is. The address bus 41 is interfaced with the outside of the single-chip microcomputer 1 by a signal line 519 via a 3-stay I-driver 72 that functions as an output buffer, an inverter 82 and a 3-state inverter 65 that function as an input buffer. is made possible. Similarly, the data bus 42 can be interfaced with the outside of the single-chip microcomputer 1 via a signal line 518 via a 3-state driver 71 that functions as an output buffer sofa, an inverter 81 that functions as an input buffer, and a 3-state inverter 64. It is being done. The control signal generation circuit 500 is supplied with control signals 5101 to 5104 for data transfer control from the CPU 2, and control signals 5111.5 for instructing the operation mode of the single-chip microcomputer 1.
121, 513, and 5122 are given from outside the single-chip microcomputer 1. The control signal generation circuit 500 to which such various signals are applied is connected to the CPU 2°, the nonvolatile memory block 4. Programmable logic circuit 9
Control signals 520 to 528 are generated for controlling data transfer timing between 00 and data bus 42, address bus 41, and signal lines 518 and 519. Note that the signal 5 output from the control signal generation circuit 5°O to the outside
14.5], 5 is a signal indicating a read cycle or a write cycle to the outside, and the nonvolatile memory block 4 and programmable logic circuit 900 have signals necessary for writing to the nonvolatile memory elements included therein. Signal line 516 for commonly applying high voltage etc. from the outside
are combined. In the single-chip microcomputer 1 shown in FIG. 11, a data bus 42 and an address bus 41
The nonvolatile memory block 4 and the programmable logic circuit 900, which are commonly connected to each other, are arranged in the same address space. Therefore, no special processing or circuit configuration is required to switch the address space when writing to the nonvolatile memory block 4 and the programmable logic circuit 900, and by specifying the addresses assigned to each, the same control can be achieved. Alternatively, write and verify processing can be easily performed on required nonvolatile memory elements included therein using the same sequence. As a result, a common writing device can be used, and even when using the built-in CPU 2, writing and verify processing can be performed in the same sequence. FIG. 12 shows the control signal generation circuit 50 shown in FIG.
An example of 0 is shown. This control signal generation circuit 500 is
Although not particularly limited, it is composed of the 1R surface 52 on the AND surface 5 surface. Each of the six vertical signal lines on the fifth AND surface is used as an AND output signal line, and the horizontal direction corresponding to the intersection indicated by a circle among the horizontal signal lines that intersect with the vertical signal lines The result of performing logical product on the inputs of the signal lines is the corresponding logical product output. For example, when the inputs of the horizontal signal lines indicated by circles that intersect with the vertical AND output signal lines are all at high level, the output of the corresponding vertical AND output signal line is set to high level. . The six AND output signal lines on the AND plane are input to the OR plane 52,
The horizontal logical sum output signal line that intersects with the six vertical human input signal lines corresponds to the intersection indicated by a circle. The result of performing a logical sum on the inputs of the vertical input signal lines is used as a logical sum output. For example, if the input of the vertical input signal line indicated by the O mark that intersects the horizontal OR output signal line is 1
If both are at high level, the output of the corresponding horizontal OR output signal line is set to high level. When the control signal 513 applied from the outside is at a low level, the AND output signal lines 5291.5292.5293.5296 which receive the inverted signal 5131 at the intersection of the circles are connected to the control signals 5101 to 5104 output from the CPU 2.
A logical AND output is obtained that makes the level of . In this state, control signals 5101 (TRI), 5104
When (Ex tM) is at a high level, the AND output signal line 5291 is at a high level and the external device read mode is set. In this operating mode, the control signal 51.1 indicating a read cycle to the outside is
(TR3) is asserted to a high level, and control signals 520.527.528 are also asserted to a high level. The high level control signal 520 is applied to the switch element 6
1 to the on state, and a high level control signal 52
8 controls the 3-state driver 72 to enable output operation, so that the address signal output from the CPU 2 is output to the outside via the address bus 41 and the signal line 519. Data output from an external accessed module (not shown) in response to the 7 trace signal and the control signal 514 is externally applied to the signal line 518, and the 3-state inverter 64 is turned on by the high-level control signal 527. is applied to the data bus 42 and read into the CPU 2. In this external device read mode, the control signal 52
4 is set to low level, the data fetched from the outside to the data bus 42 is transferred to the nonvolatile memory block 4.
and the operation of the programmable logic circuit 900. "- When the control signal 513 is at low level, the control signal 5
When 102 (TWI) and 5104 (ExtM) are set to high level, the output signal line 5292 becomes high level and external device write 1-mote is set. In the operating mode, the control signal 515 (TW3), which means a write cycle for the program section, is asserted to a high level, and the control signals 520 and 521 are asserted to a high level.
.. 526 and 528 are also asserted to high level. As a result, the address signal output from the CPU 2 is transmitted to the switch element 61 which is turned on in the same manner as described above, the 3-state driver 72 which is controlled to be capable of output operation, and the signal line 511.
] is output to the outside via (', F' L
The write data output from J2 is turned on by a high-level control signal 521, a switch element 62,
Data bus 42. The 23 stays I to 1-live buffer 1 are controlled to enable output operation by a high-level control signal 526, and are externally supplied via the signal line 518, thereby allowing writing to the external accessed module. It will be done. When the control signal 513 is low level, the control signal 510
1 (TRI) and 5103 (IntM) are at high level, the output signal line 5293 becomes high level and the internal device read mode is set. In the operation mode I-, the control signal 520.522 (TR4)
, 524 are asserted high. This allows C
The address signal output from PU2 is sent to switch element 61.
The address signal 1126 of the nonvolatile memory block 4 or the address signal 5172 of the programmable logic circuit 900 is applied to the address bus 41 via the address bus 41 . At the same time, the control signal 522 instructs the nonvolatile memory block 4 and the programmable logic circuit 900 to perform a read operation. At this time, since the nonvolatile memory block 4 and the programmable logic circuit 900 are arranged in the same linear address space, even if the A (heres signal) is given to both, only one of them reads data according to that address signal. , the read data is sent to the switch element 6
3 or 66 to the data bus 42. The CPU 2 reads the data outputted to the data bus 42 in this way from the signal line 423. When the L control signal 513 is at low level, the control signal 510
2 (TW, L), 5103 (Int, M) are at a high level, the output signal line 5296 becomes a high level and internal device write mode 1~ is set. In this operating mode, the control signals 520, 521, 52
3 ('T"W,,) is asserted to a high level. As a result, the address signal output from the CPU 2 is applied to the address bus 41 via the switch element 61, and the write data output from the CPU 2 is applied to the data bus 42 via the switch element 62, and furthermore, the programmable logic circuit 900 is instructed to perform the 1-operation.As a result, the processor 1 assigned to the desired address of the programmable logic circuit 900 specified by the address signal On the other hand, when the control signal 513 is at a high level, the AND output signal line 52 receives its inverted signal 5131 at the intersection of the circles.
91.5292.5293.5296 is CI) U
The control signals 5101 to 5104 outputted from the CPU 2 are negated to a low level regardless of their levels, and the control signals 520 and 521 are thereby always controlled to a low level, and are sent to the data bus 42 and the address bus 41 by the CPU 2. output of data and addresses is virtually impossible. That is, the CPU 2 is disconnected from the address bus 41 and data bus 42. In this state, the control signal 5121
When (TR,) is set to high level, AND output signal line 5294 becomes high level, and read mode based on external access is set. This operating mode is E
It is used for test reading for verification after writing by a PROM writer or the like. In this operating mode, the control signals 522 (T R4),
524.525.526 is asserted high. As a result, the address signal supplied from the outside to the signal line 519 is applied to the address bus 41 via the 3-state inverter 65 which is controlled to be operable by the control signal 525, and this address signal is applied to the address bus 41.
1 to the nonvolatile memory block 4 and the programmable logic circuit 900 via signal lines 426 and 5172. The nonvolatile memory block 4 and the programmable logic circuit 900 are instructed to perform a read operation by the control signal 522, and the data output terminals of the nonvolatile memory block 4 and the programmable logic circuit 900 are connected to the data bus 41 by the control signal 524. be done. Therefore, the required data to be read is provided to the data bus 42 by either the non-volatile memory block 4 or the programmable logic circuit 900 performing a read operation in response to an address signal supplied from the outside. . The read data applied to the data bus 42 is outputted by a high-level control signal 526 and is applied to the transmission line 518 via the 3-state driver 71 controlled to enable one operation, and is read out to the outside. When the control signal 513 is at high level, the control signal 5122
(TW2) is set to high level, the output signal line 52
95 becomes high level, and a write mode based on external access is set. This operating mode is used when thinning the IEP ROM writer. In this operating mode, control signals 525 and 527 are asserted to a high level. As a result, the address signal supplied from the outside to the signal line 519 is supplied to the address bus 41 via the 3-state inverter 65 which is controlled to be operable by the control signal 525. This address signal is transmitted from the address bus 41 to the signal line 426.
and 517F to the nonvolatile memory block 4 and programmable logic circuit 900. Further, data supplied from the outside to the signal line 518 is transmitted to the control signal 52.
The data is applied to the data bus 42 via the 3-state inverter 64 which is controlled to be operational by the data bus 42 and the nonvolatile memory block 4 and the programmable logic circuit 900 via the signal lines 424 and 5171. Given. In this state, no signal is received from the external terminal.
) High voltage for writing is applied to line 516! When the data is written, the write data is written to the nonvolatile memory element at a predetermined address of the nonvolatile memory block 4 or programmable logic circuit 900 specified by the address signal. The write high voltage is set to be a voltage sufficient for a write operation of about 10 to 25 [V] corresponding to a single memory LSI such as an EPROM. Note that EEPROM is electrically programmable and erasable.
When the nonvolatile memory block 4 and the programmable logic circuit 900 are configured using nonvolatile memory elements for configuration, erasing and writing voltages may be applied via the signal line 516, and The write voltage and erase voltage may be generated by an internal booster circuit. Even in the single-chip microcomputer 1 shown in FIG. 11, the non-volatile memory elements of the non-volatile memory block 4 and the programmable logic circuit 900 included therein meet the operational specifications required for the single-chip microcomputer 1 or its application system. Its logical configuration is determined according to the function. After erasing the stored information by irradiating external radiation through the window formed in the package of the single-chip microcomputer 1, the hardware in the single-chip microcomputer 1 is erased by electrically rewriting the logical information. It becomes possible to change the logic and correct errors in the programmable logic circuit 900 that plays a part of the software, and also to change the program stored in the nonvolatile memory block 4 and correct bugs.
The single-chip microcomputer 1 can now flexibly respond to changes in its operating specifications and functions. A detailed example of the programmable logic circuit 900 is illustrated in No. 13-1. In FIG. 13, 91 is a NOR array including nonvolatile memory elements, 961 to 9633 are logic modules, and 9
461 to 9463 are selectors, 94333 is a sense amplifier, and 9434 is a write circuit. 9431 and 9432 are address decoders, 941 is a data register, 942 is an address register, and 9435 is a multiplexer. The logic 1 module 961 is composed of a NOR gate 922, a flip-flop 92], selectors 923 and 924, an output driver 925, and an ANDNO gate 922927. NOR array 9] has 6 logic modules 96 that can adopt a logic configuration according to write program states for a plurality of non-volatile memory elements included therein.
1 to 963 further programmably change the logic of the signals output according to the logic configuration of the NOR array 91- according to the selection operating conditions of the selectors 923 and 924 and the state of the flip-flop tab 921. This constitutes a variable structure logic together with the NOR array 91. Logic modules 961 to 963 connect signal lines 5171 to
Data bus 42 and address bus 4 via 5173
1 and 1, and data can be input/output to/from the outside of the single-chip micro combi coater 1 via the terminals 9r>1-.993. When the control signal 513 is at a low level, the data input/output target is the logic module 96.
When the control signal 513 is at a high level, writing/reading to/from the nonvolatile memory element forming the NOR logic of the NOR array 91 is enabled. When the control signal 51-3 is set to low level and the internal device read mode is set, the address signal output from the CPU 2 is transferred from the address bus 41 to the signal line 51.
72. After this address signal is set in the address register 942, it is supplied to the address decoder 9432 via the A and ND gates 951, and is decoded by the address decoder 9432. This address decoder 9432 forms a selection Lf number that selects one of the logic modules 961 to 963 according to the input address signal. Note that the selection level is set to high level. The output selection signal 5310 of the 71-less decoder 9432 is provided to the AND gate 926 of the logic module. This AND gate 926 is also supplied with the Hokkaido control signal 522 at a high level in the operating mode. From this AND gate 926, the selector 92
3. The data of the flip-flop 921 is outputted via the output tno1 driver 925, and this output data is sent to the signal line 5.
311 and the selector 9435, and is read out from the signal line 5173 to the data bus 42. -1', when the control signal 513 is set to low level and the internal device write mode is set, CP t,
, the address signal output from J2 is on the believe line 5172.
and data is provided on signal line 517]. This provides data via AND game h 953 to AND game 1-927 of the logic module. This ANDNO gate 922 is supplied with a high level control signal 523 in the relevant operation mode, and
A selection signal corresponding to the decoding result of the address signal is supplied from the address decoder 9432. therefore,
The output data of the CPU 2 can be written to the flip-flop 921 specified by the address signal. When the control signal 513 is set to a high level to set a write mode based on external access, the output of the address register 942 is supplied to the address decoder 9431 via AND gates 1 to 952. This address decoder 9431 outputs the NOR array 91 . Select one of the lines 986 to 989. The data given to the signal line 5171 from the CPU 2 is set in the data register 941, and the AND gate 95
4 to the write circuit 9434. Write data is sent to selectors 9461 to 946H3 in synchronization with the timing when a write high voltage is applied from the outside.
I can get it. The selector selection signal 5312 of the address decoder 9431 responds to the input address signal.
【−7でビン1〜
線981〜985を選択し、選択されたビット線に書き
込みデータが仔えられ、これにより、不揮発性記憶素子
への書き込みが行われる。このとき論理モジュール内部
のセレクタ924は信号513によりその出力がハイイ
ンピーダンス状態に制御され、これによって、論理モジ
ュールか1らワード線986〜989に不所望な信号が
混入されることを抑止する。
上記制御信号513がハイレベルにされて外部アクセス
に基づく読み出しモードが設定される場合には、書き込
みモートと同様に、アドレスデコーダ9431で指定さ
れたNORアレイ91のピッ1へ線データがセレクタ9
461〜9463を経由してセンスアンプ9433に供
給され、セレクタ9435を介して信号線5173に読
み出される。
以」二のように外部から与えられる制御信号5】3がロ
ーレベルのときには論理モジュール961〜963内部
のフリッププロップ921とのデータの入出力が行われ
、また制御信号51z3がハイレベルの状態では不揮発
性記憶素Cで成るN ORアレイ91に対する外部から
のアクセスに基づく書き込み・読み出しが行われる。N
ORアレイ9】に電気的に書き込み・消去可能な不揮発
性記憶素子を用いる場合には、消去回路を追加すること
により書き込みと同様の回路構成で消去動作も行うこと
ができる。
尚、プログラマブル論理回路900の構成が変わっても
、例えばNORアレイ91が複数個ある場合や論理モジ
ュール96]−〜963の内部の論理の構造が異なる場
合、フリップフロップ921の個数が異なる場合、また
論理モジュール961〜963から外部端子への信号線
991〜993が存在しない場合などにおいても、シン
グルチップマイクロコンピュータの(二P U 2と外
部端−tからのアクセスを可能とするには本実施例同様
の構成を採用することができる。
以りの説明に従うと、第11図に示されるシングルチッ
プマイクロコンピュータ1のプログラマブル論理回路9
00には、第6図のPLΔ6、第1−0図のサブプロセ
ッサ100、更に第13図に示される回路を可変論理構
造としての論理機能ブロックとして含めることができる
が、このプログラマブル論理回路900と不揮発性メモ
リブロック4とは、特に制限されないが、同一アドレス
空間にリニアに配置することができる。
第14図には、同一アドレス空間上におけるプログラマ
ブル論理回路900と不揮発性メモリブロック4のアド
レスマツピング状態の一例が示される。第14図に従え
ば、不揮発性メモリブロック4には、0OOOH〜3
F FF Hまでのアドレスが割り当てられ、プログラ
マブル論理回路900には、40008〜7 F F
[;” Hまでのアドレスが割り当てられている。この
ようにプログラマブル論理回路900と不揮発性メモリ
ブロック4を同一アドレス空間しこ配置しておくことに
より、双方に対してシングルチップマイクロコンピュー
タ1の外部から異なるアドレスを与えてやることによっ
て書き込みやテスト読み出しを行うことができる。
また、書き込み及びベリファイのためのテスト読み出し
に必要なアドレスやデータ、制御信号、タイミングなど
を、標準の甲1体E P ROMと概ね同一にすること
により、言い換えるなら、単体EPROMやEEIIR
OMをプログラムしたりするためのEPROMライタの
ような汎用書き込み装置の一般的な仕様に合わせておく
ことにより、その汎用書き込み装Wをそのまま用いて当
該シングルチップマイクロコンピュータ1に含まれる電
気的に書き込み可能な不揮発性記憶素子に対して書き込
み並びにベリファイ処理を行うことが可能になる。そし
て、制御信号513がハイレベルにされて外部からのア
クセスによる書き込み/読み出しモードが設定されると
き、プログラマブル論理回路900と不揮発性メモリブ
ロック4が共通接続されているアドレスバス41及びデ
ータバス42は、スイッチ素子61.62のようなゲー
トによりCPU2から分断される。したがって、当該動
作モードにおいてシングルチップマイクロコンピュータ
Yは、機能上単体のEPROMのような不揮発性メモリ
LSIと同様に見える。言い換えルナラ、m体EPRO
MやEEPROMをプoグラムしたりするためのEPR
OMライタのような汎用書き込み装置にとってこれとイ
ンタフェース可能な外部端子が見えるようになる。
EPROMのような電気的に書き込み可能な不揮発性半
導体記憶装置に対する書き込み及びテスト1512み出
しのための汎用EPROMライタ1000は、特に制限
されないが、第1図に示されるように電g電圧Vccを
供給するための電源端子Pwvcc、アドレス信号を出
力するためのアドレス出力端子Padrs、データ入出
力方向を4B示するアウトプットイネーブル信号OEを
出力するための制御端子Poe、書き込み用高電圧VP
P又は電源電圧Vccを選択的に出力可能な端子Pvp
p、チップの選択/非選択を指示するためのチップイネ
ーブル信号GEを出力するための制御端子Pce、読み
出しデータの入力並びに書き込みデータの出力を行うた
めのデータ入出力端f−Pdataを備える。斯るE
P ROMライタ1000において、書き込み動作時に
は、アウトプットイネーブル信号OEがハイレベル、チ
ップイネーブル信号CEがローレベル、そして書き込み
電圧VPPの出力端子が12.5 [V]のような高′
市圧にされる。一方、ベリファイのためのテスI〜読み
出し時には、アウトプットイネーブル信号○Eがローレ
ベル、チップイネーブル信号CEがローレベル、そして
書き込み電圧VPPの出力端子が電源電圧Vccに呼応
する5[■]程度の電圧にされる。
このようなEPROMライタと第11図に示されるよう
なシングルチップマイクロコンピュータ1は、例えば第
1図に示されるように、両者の外部端子の数や配置の相
違に対して双方の必要な端子を接続するためのソケット
アダプタのようなアダプタ1001を介して電気的に結
合される。
例えばこのアダプタ1001を介してシングルチップマ
イクロコンピュータ1とEPROMライタ1000とを
接続する態様の一例は第2図に示される。即ち、EPR
OMライタ1001の制御端子P c t+から出力さ
れるチップイネーブル信号CEの反転信号が第9図に示
される制御信号513としてシングルチップマイクロコ
ンピュータ1の外部端子P9.3に与えられ、EPRO
Mライタ1000の外部端子Pvppから選択的に出力
される書き込み電圧VPP又は電源電圧Vccが第9図
に示されるシングルチップマイクロコンピュータ1の外
部端子P、1.を介して信号線516に供給され、EP
ROMライタ1000の制御端子Poeから出力される
アウトプットイネーブル信号○Eの反転レベルが第9図
の制御信号512〕としてシングルチップマイクロコン
ピュータ1の外部端子P6.2□に与えられ、またこの
アウトプットイネーブル信号OEが第9図の制御信号5
122としてシングルチップマイクロコンピュータ1の
外部端子P !1122に与えられ、EPROMライタ
1000のアドレス出力端子Padrsから出力される
アドレス信号がシングルチップマイクロコンピュータの
外部端子Psi’aを介して信号線519に与えられる
。そしてE P ROMライタのデータ入出力端子Pd
ataがシングルチップマイクロコンピュータ1の信号
線518に対応するデータ入出力端子p、□8に接続さ
れ、さらにE P R,0Mライタ1000の電源端子
Pwvccがシングルチップマイクロコンピュータ1の
′11i源端子PmV cQに結合される。尚、制御信
号生成回路5゜Oの内部において制御信号5121か図
示しないインバータにより制御信号5122の反転レベ
ル信号とされ当該制御信号5122だけが直接外部端子
から与えられる構成になっている場合には当該外部端子
にアウトプットイネーブル信号○Eを直接与えるように
することができる。
第3図にはその他の接続態様例が示される。斯る態様に
おいては、上記アダプタ1001−ヒの電源端子P w
v c cから出力される電源電圧Vccをハイレベ
ルの制御信号513としてシングルチップマイクロコン
ピュータの夕)部端子PS□、に4え、アラ1−プツト
イネーブル信号OEとチップイネーブル信号CEに対し
てアダプタ上でN OR論理を採った結果を制御信号5
121としてシングルチップマイクロコンピュータ1の
外部端子i)S□2、に与、え、アラ1〜プツトイネー
ブル(i?号OEの反転レベルとチップイネーブル信号
CEに対してアダプタ十でN OR論理を採った結果を
制御信号5122としてシングルチップマイクロコンピ
ュータの外部端子P 1tzzに与えるようにし、その
他の接続関係は上記第2図と同様にされる。
第15図にはデータ店°き込み及びベリファイのための
テスト読み出しに必要なタイミングチャー1−が示され
る。
」1記のようにシングルチップマイクロコンピュータ1
をEPROMライタtoooに接続した状態で5 [V
]程度の電源電圧Vccかシングルチップマイクロコン
ピュータ1に印加されると、当該シングルチップマイク
ロコンピュータ1は動作可能になる。その後不揮発性メ
モリブロック4又はプログラマブル論理回路900に対
して書き込みすべきアドレスのアドレス信号がEPRO
Mライタ1000から出力され、アウトグツ1ヘイネー
ブル信号OEがハイレベルに保たれたままで、且つ、1
2.5 [■]程度の書き込み高電圧vppが出力され
、そしてチップイネーブル信渇C15がローレベルにア
サートされる。これにより、に苫己ア1ヘレス情報で選
択される所要の不揮発性記憶素子にデータの書き込みが
開始される。チップイネーブル信号CEをローレベルに
アサートする期間はE P ROM構成用の不揮発性記
憶素子の特性によって決まるが、例えば1m5ec程度
である。
チップイイ、−プル信号CEがハイレベルにネゲートさ
れると共に、シングルチップマイクロコンピュータ1の
信号線516に供給されていた書き込み電圧vppが電
源電圧V c、 cに戻されることにより、当該書き込
みモードが終了される。
アウトジノ1〜イネーブル信号OEをロー1/<ルにア
サートし、且つ書き込みに利用したアドレス(?1号を
出力したまま、チップイネーブル信号CEをローレベル
にアサートすると、当該アドレス信号で選択される不揮
発性記憶素子のデータがシンクルチップマイクロコンピ
ュータ1から出力される。この読み出しデータが書き込
みデータに一致する否かを判定することにより書き込み
動作によりデータが正常に書き込まれたか否かというヘ
リファイ処理が行われる。
このようにして必要なデータの書き込み並びにベリファ
イが行オ〕れると、シンクルチップマイクロコンピュー
タ1は、その書き込み状態によって達成される論理に依
存したデータ処理が実行可能になる。
第16図にはマイクロプログラム制御を採用したC P
U 2を含むシングルチップマイクロコンピュータの
例が示される。
第16図のシングルチップマイクロコンピュータにおい
ては、不揮発性記憶素子を含む装置としてマイクロプロ
グラム格納用のEPROM(以下単にマイクロEPRO
Mとも記す)600と、複数のマクロ命令で成るような
動作プログラムを記憶するためのEPROM624を1
つの半導体基板に有している。
CF) U 2に含まれるマイクロE P R○M60
(’)は、アドレスバス41及びデータバス42に信
号線653,652で接続されている書き込み回路60
1と、アドレスバス41及びデータバス42に信号線6
51,650で接続されているテスト読み出し回路60
3と、データバス42に接続されている命令フェッチ回
路602の夫々に接続され、更に命令制御動作時に」1
記マイクロEPROM600のマイクロ命令を読み取る
ための読み出し回路604に接続される。読み出し回路
604から出力されるマイクロ命令は制御回路607に
与えられてデコードされ、これによって生成された制御
信号が演算回路605や命令フェッチ回路602、並び
にアドレス発生回路606などの動作を制御する。上記
アドレス発生回路606は信号線648を介してマクロ
命令のアドレスをアドレスバス41に与える。このCP
U2はクロック信号φに同期動作される。
不揮発性メモリブロック4は、夫4′アドレスバス41
、データバス42に接続された読み出し回路621、書
き込み回路622、テスト読み出し回路623、及びそ
れらに接続されたE I) ROM624で構成される
。また、上記読み出し回路621はプロセッサ2の制御
回路607にも接続される。アドレスバス41及びデー
タバス42はクロック信号φで制御されるバスプリチャ
ージ回路671に信号線654.655により接続され
、更にアドレスバス41は信号v;A612.入力回路
608、及び信号線611を介してシングルチップマイ
クロコンピュータの外部とインタフェースされる。また
、データバス42は信号線614、入出力回路609、
並びに信号線613を介してシングルチップマイクロコ
ンピュータの外部とインタフェース可能にされている。
外部からの制御信号線610に接続された制御信号生成
回路500の出力630〜639は、命令制御動作と、
マイクロEPROM600.EPROM624への書き
込みやナス1〜IA作を制御するために、上記各回路に
接続される。
−1=、記マイクロE P ROM 600への書き込
みは。
制御信は入力線610に書き込みモード信号が与えられ
ることにより設定され、この状態では制御信号生成回路
500の出力630〜639のうち、書き込み回路60
1の制御信号636.入力回路608の制御信号638
.入出力回路609の制御信号639だけが有効になり
、その他の信号はネゲート状態に制御される。すなわち
、CPU2、不揮発性メモリブロック4、及びバスプリ
チャージ回路671からデータバス42及びアドレスバ
ス4J−への出力は禁止され、上記各バス41,42は
書き込み回路601を介してマイクロEPR○M600
への書き込みだけに使用される。入力回路(408の外
部接続線611にマイクロEPROM600を構成する
不揮発性記憶素子群から所要の素子を選択するためのア
ドレス情報が与えられ、入力方向に制御された入出力回
路609の外部接続線613からは、上記アドレス情報
で選択される記憶素子への書き込みデータが与えられ、
更に制御人力線610に書き込み信号が与えられる。こ
れにより、外部アドレス信号で指定されたマイクロlE
PROM600の所定ア1ヘレスに所要のマイクロ命令
情報が書き込まれる。
芽き込み動作が正しく行われた否かのテストは、制御入
力線610にマイクロEFROM600にテスト読み出
しのためのモー1〜信号が与えられることにより行われ
る。当該動作モートが設定されると、制御信号生成回路
500の出力630〜639のうち、テスト読み出し回
路603の制御信号635.入力回路608の制御信号
638、入出力回路609の制御信号639が有効にな
る。
これにより、外部入力線611にアドレス信号が与えら
れ、制御入力線610にマイクロEPR○M600のテ
ストス読み出しのためのモートイ、1号が与えられると
、入出力回路609は出力方向に制0ヤされ、選択され
たマイクロEPROM600の読み出しデータがテスト
読み出し回路603、接続線650、データバス42、
接続線61・l、入出力回路609を介して外部接続線
613に出力される。これにより外部ではベリファイが
可能になる。
不揮発性メモリブロック4の不揮発性記憶素子群624
への書き込み、及びデス1−読み出しも。
上記のマイクロE P ROM +300の書き込み、
テスト読み出しと同様に制御信号生成回路500からの
制御信号により書き込み回路622、テスト読み出し回
路623、入力回路608、及び入出力回路609を制
御して行う。
ノーマルモー1へ即ち命令制御動作時における半導体集
積回路の動作はクロックφに同期して例えば次のように
行われる。CPU2のアドレス発生回路606で発生さ
れたアドレス情報がアドレスバス41を介して不揮発性
メモリブロック4の読み出し回路621に送られると、
CPU2の制御回路607からの読み出し信号線671
の信号に基づいて不揮発性記憶素子群624から所定の
マクロ命令が読み出され、データバス42を介して命令
フェッチ回路602に取り込まれる。命令フェッチ回路
602に保持されている情報がマイクロEPROM60
0に与えられ、その情報に基づきマイクロEPROM6
00がアドレシングされ、それに応じてマイクロ命令が
読み出し回路604に読み出される。
この読み出された情報がCPU2内部などの制御情報と
される。読み出し回路604で読み出されたマイタロ命
令は制御回路607に入力されてデコードされ、これに
基づいて演算回路605、アドレス発生回路606、命
令フェッチ回路602、メモリ読み出し回路621など
の制御が行われる。また、斯る命令制御動作では、デー
タバス42及びアドレスバス41は、クロック信号φに
同期して動作するバスプリチャージ回路671によりプ
リチャージされ、シングルチップマイクロコンピュータ
の一連の動作はCP U 2に供給されるクロック信号
φに同期される。上記CPU2のテスト読み出し回路6
03と読み出し回路604の並列出力ビツト数は等しい
必要はなく、また、本実施例ではテスト読み出し回路6
03からの並列出力ビツト数はデータバス42のビット
数と等しくなっている。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されるものでは
なくその要旨を逸脱しない範囲において種々変更するこ
とができる。
例えば上記実施例では汎用EPROMライタのような害
き込み装置にて外部から論理機能ブロックや不揮発性メ
モリブロックに書き込み可能とするシングルチップマイ
クロコンピュータの動作仕様として、外部信号513の
ようなモー1−信号によりシングルチップマイクロコン
ピュータを機能上単体のEPROMのような不揮発性メ
モリLSIと同様に見えるような仕様、言い換えるなら
、汎用EPROMライタのような書き込み装置にとって
これとインタフェース可能なシングルチップマイクロコ
ンピュータの外部端子が見えるような仕様とした。これ
により、シングルチップマイクロコンピュータとEPR
OMライタ1000相互における外部端子の数や配置を
専ら変更するような簡単な構成のアダプタ1001を用
いてシングルチップマイクロコンピュータ1を汎用EP
ROMライタ1001に接続して論理機能ブロックや不
揮発性メモリブロックに含まれる不揮発性記憶素子への
書き込みを可能とした。本発明は斯る動作仕様に限定さ
れず、通信手段もしくはインタフェース手段を備えた制
御回路をシングルチップマイクロコンピュータと汎用E
PROMライタとの間に介在させ、この汎用EPROM
ライタから出力される書き込みに必要な各種情報をその
インタフェース手段を介してシングルチップマイクロコ
ンピュータの所要の■/○に与え、このようにして4j
えられた情報により内蔵CPUに所要の制御動作をさせ
て書き込み可能とするような動作仕様とすることもでき
る。このときCPUへの書き込み動作指示は汎用EPR
OMライタから出力されるアドレス信号の一部に含める
ようにすることができる。
また、上記実施例では論理機能ブロックと不揮発性メモ
リブロックとを内部アドレスバス及び内部データバスに
共通接続したが、論理機能ブロックはその機能上必ずし
も内部アドレスバス及び内部データバスに接続しておく
必要はない。内部アドレスバス及び内部データバスに結
合しない場合には、論理機能ブロックの不揮発性記憶素
子と外部端子との間に書き込みやベリファイのためのデ
ータ及びアドレスの専用伝達経路を設けておくことがで
きる。
また、論理機能ブロックと不揮発性メモリブロックはリ
ニアな同一アドレス空間に配置しておくことに限定され
ず、異なる空間に配置しておいてもよい。この場合には
、外部から論理機能プロッりや不揮発性メモリブロック
に対して書き込みやテスト読み出しを行う場合には空間
の切換制御が必要になる。斯る空間切換は、それ専用も
しくは所定の動作モートでそのような切換のために割り
当てられる端子に、アダプタ上の簡単なスイッチにより
空間切換信号を与えるようにすることができる。
また、電気的に書き込み可能な不揮発性記憶素子に対す
る書き込み状態に応して所要の論理機能を実現し得る論
理機能ブロックのも4成、並びにソフトウェアプログラ
ムを浩えるための不揮発性メモリブロックの構成、並び
にそれらに含まれる電気的に書き込み可能な不揮発性記
憶素子の構成や、それらに対してデータを一1Fき込む
ための処理内容は上記実施例に限定されず適宜変更する
ことができる。
そして、上記実施例に適用したEPROM構成用の電気
的に書き込み可能な不揮発性記憶素子を含むシングルチ
ップマイクロコンピュータのようなデータ処理用半導体
集積回路は必ずしも紫外線により情報を消去可能な窓付
きパンケージに封入されたものに限定されず、1回限り
の書き込みだけを許容する形式であってもよい。この場
合には。
全く同じ構造のシングルチップマイクロコンビコータを
用いこれに新たな情報を書き込んでシステムに搭載すれ
ば、システムの開発途−Lにおける動作仕様や機能変更
に対して構造の同じシングルチップマイクロコンピュー
タで対処することができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロコンピュータに適用した場合について説明したが、
本発明はそれに限定さtシるものではなく、各種データ
処理用゛16導体集積回路に適用することができる。本
発明は少なくとも電気的に書き込み可能な論理機能ブロ
ック、又はこの論理機能ブロックと不揮発性メモリブロ
ックを1つの半導体基板に保有する条件のものに適用す
ることができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、電気的に書き込み可能な不揮発性記憶素子に
吋する書き込み状態に応じて所要の論理機能を実現し得
る論理機能ブロック、又はこの論理機能ブロックと電気
的に書き込み可能な不揮発性記憶前rを含む不揮発性メ
モリブロック、並びにCPUなどの論理動作制御ブロッ
クを1つの半導体基板に形成して成るデータ処理用半導
体集積回路に、汎用EPROMライタのような書き込み
装置にて外部から上記論理機能ブロックや不揮発性メモ
リブロックの不揮発性記憶素子を書き込み可能とする動
作仕様を持たせであるから、当該データ処理用半導体集
積回路に含まれる不揮発性記憶素子に所要のデータを書
き込むときに特別な専用書き込み装置を用意する必要は
なく、汎用EPROMう、(夕のような書き込み装置を
利用して書き込み並びにテスト読み出しを行うことがで
きるようになり、これによって、データ処理相半ヌ厚体
集積回路を応用したシステムのデバッグもしくは開発時
、さらには量産時などにおいて、当該ブタ処理用半導体
集積回路に含まれる不揮発性記憶素子への書き込み処理
の点で当該データ処理用゛ト導体集積回路に対する使い
勝手を向上させることができろという効果がある。
また、汎用EPROMライタのような書き込み装置にて
外部から上記論理機能ブロックや不揮発性メモリブロッ
クの不揮発性記憶素子を書き込み可能とする動作仕様と
して、モード信号によりデータ処理用半導体集積回路を
機能上EPROMのような不揮発性単体メモリ同様に見
える仕様、即ち、汎用EPROMライタのような書き込
み装置にとってこれとインタフェース可能な外部端子が
見えるような仕様とすることにより、データ処理用半導
体集積回路と汎用書き込み装置相互間における外部端子
の数や配置構成の相違を専ら変更するような構成の簡単
なソケットアダプタのようなアダプタを用いて両者をイ
ンタフェースすることができ、不揮発性記憶素子への書
き込み処理に関し当該データ処理用半導体集積回路に対
する使い勝手を一層向上させることができるという効果
がある。
そして、論理機能ブロック及び不揮発性メモリブロック
を内部アドレスバス及び内部データバスに共通接続し、
あるいは書き込み装置とインタフェースされるべきデー
タやアドレスなどのアクセス端子を論理機能ブロックと
不揮発性メモリブロック相互間で共通化し、且つ両者を
同一アドレス空間に配置i’7 しておくことにより、
書き込み装置にて外部から論理機能ブロックや不揮発性
メモリブロックを≠Fき込みするとき、アドレス空間切
換のための特別な処理や回路が必要とされず、アドレス
信号を変えてやるだけで論理機能ブロック及び不揮発性
メモリブロックの双方に対し共通の再き込み装置で情報
の書き込みが可能になり、この点においても使い勝手を
一層向上させることができるという効果がある。[Bin 1 at -7~
Lines 981 to 985 are selected and write data is stored on the selected bit line, thereby writing to the nonvolatile memory element. At this time, the output of the selector 924 inside the logic module is controlled to a high impedance state by the signal 513, thereby preventing undesired signals from being mixed into the word lines 986-989 from the logic module 1. When the control signal 513 is set to a high level to set a read mode based on external access, line data is transferred to the pin 1 of the NOR array 91 specified by the address decoder 9431 to the selector 9, similarly to the write mode.
The signal is supplied to the sense amplifier 9433 via signals 461 to 9463, and read out to the signal line 5173 via the selector 9435. As shown in Figure 2, when the control signal 5]3 applied from the outside is at a low level, data is input/output to and from the flip-flop 921 inside the logic modules 961 to 963, and when the control signal 51z3 is at a high level, Writing and reading are performed based on external access to the NOR array 91 made up of nonvolatile memory elements C. N
When an electrically writable/erasable nonvolatile memory element is used in the OR array 9, an erasing operation can also be performed with the same circuit configuration as writing by adding an erasing circuit. Note that even if the configuration of the programmable logic circuit 900 changes, for example, if there are multiple NOR arrays 91, if the internal logic structure of the logic modules 96 to 963 differs, if the number of flip-flops 921 differs, or Even in the case where there are no signal lines 991 to 993 from the logic modules 961 to 963 to the external terminals, this embodiment allows access from the (2 P U 2 and external terminal -t) of a single-chip microcomputer. A similar configuration can be adopted.According to the following explanation, the programmable logic circuit 9 of the single-chip microcomputer 1 shown in FIG.
00 can include the PLΔ6 in FIG. 6, the subprocessor 100 in FIGS. 1-0, and the circuit shown in FIG. The nonvolatile memory block 4 and the nonvolatile memory block 4 can be arranged linearly in the same address space, although this is not particularly limited. FIG. 14 shows an example of an address mapping state between the programmable logic circuit 900 and the nonvolatile memory block 4 in the same address space. According to FIG. 14, the nonvolatile memory block 4 contains 0OOOH to 3
Addresses up to FFFH are assigned, and the programmable logic circuit 900 has addresses 40008 to 7FFH.
Addresses up to [;” Writing and test reading can be performed by giving a different address from the standard EP. By making it almost the same as ROM, in other words, it can be used as a standalone EPROM or EEIIR.
By matching the general specifications of a general-purpose writing device such as an EPROM writer for programming an OM, the general-purpose writing device W can be used as is to electrically write data included in the single-chip microcomputer 1. It becomes possible to perform write and verify processing on possible nonvolatile memory elements. When the control signal 513 is set to a high level to set the write/read mode by external access, the address bus 41 and data bus 42 to which the programmable logic circuit 900 and the nonvolatile memory block 4 are commonly connected are , are separated from the CPU 2 by gates such as switch elements 61 and 62. Therefore, in this operating mode, the single-chip microcomputer Y looks functionally similar to a single non-volatile memory LSI such as an EPROM. Paraphrase Lunala, m-body EPRO
EPR for programming M and EEPROM
For a general-purpose writing device such as an OM writer, external terminals with which it can be interfaced become visible. A general-purpose EPROM writer 1000 for writing and testing 1512 on an electrically writable non-volatile semiconductor memory device such as an EPROM supplies an electric voltage Vcc as shown in FIG. 1, although it is not particularly limited. a power supply terminal Pwvcc for outputting an address signal, an address output terminal Padrs for outputting an address signal, a control terminal Poe for outputting an output enable signal OE indicating 4B data input/output direction, and a high voltage VP for writing.
Terminal Pvp that can selectively output P or power supply voltage Vcc
p, a control terminal Pce for outputting a chip enable signal GE for instructing chip selection/non-selection, and a data input/output terminal f-Pdata for inputting read data and outputting write data. Such E
In the PROM writer 1000, during a write operation, the output enable signal OE is at a high level, the chip enable signal CE is at a low level, and the output terminal of the write voltage VPP is at a high level such as 12.5 [V].
It is subject to city pressure. On the other hand, during test I for verification to read, the output enable signal ○E is at a low level, the chip enable signal CE is at a low level, and the output terminal of the write voltage VPP is at a voltage of about 5 [■] in response to the power supply voltage Vcc. voltage. Such an EPROM writer and a single-chip microcomputer 1 as shown in FIG. 11 are different in number and arrangement of external terminals, as shown in FIG. They are electrically coupled via an adapter 1001 such as a socket adapter for connection. For example, an example of a manner in which the single-chip microcomputer 1 and the EPROM writer 1000 are connected via the adapter 1001 is shown in FIG. That is, EPR
An inverted signal of the chip enable signal CE output from the control terminal P c t+ of the OM writer 1001 is applied to the external terminal P9.3 of the single-chip microcomputer 1 as a control signal 513 shown in FIG.
The write voltage VPP or power supply voltage Vcc selectively output from the external terminal Pvpp of the M writer 1000 is applied to the external terminals P, 1 . is supplied to signal line 516 via EP
The inverted level of the output enable signal ○E output from the control terminal Poe of the ROM writer 1000 is applied to the external terminal P6.2□ of the single-chip microcomputer 1 as the control signal 512 in FIG. The enable signal OE is the control signal 5 in FIG.
As 122, the external terminal P! of the single-chip microcomputer 1 is connected. 1122 and output from the address output terminal Padrs of the EPROM writer 1000 is applied to the signal line 519 via the external terminal Psi'a of the single-chip microcomputer. And the data input/output terminal Pd of the E P ROM writer
ATA is connected to the data input/output terminal p, □8 corresponding to the signal line 518 of the single-chip microcomputer 1, and the power terminal Pwvcc of the EPR,0M writer 1000 is connected to the '11i source terminal PmV of the single-chip microcomputer 1. It is coupled to cQ. Note that if the control signal generation circuit 5°O is configured such that the control signal 5121 is converted into an inverted level signal of the control signal 5122 by an inverter (not shown) and only the control signal 5122 is directly applied from an external terminal, The output enable signal ○E can be directly applied to the external terminal. FIG. 3 shows another example of a connection mode. In such an embodiment, the power terminal Pw of the adapter 1001-H
The power supply voltage Vcc output from Vcc is used as a high-level control signal 513 to output terminals PS□ and 4 of the single-chip microcomputer to the alarm output enable signal OE and chip enable signal CE. The control signal 5 is the result of NOR logic on the adapter.
121 is applied to the external terminal i)S□2 of the single-chip microcomputer 1, and NOR logic is applied to the inverted level of OE (i?) and the chip enable signal CE with the adapter 1. The obtained result is applied as a control signal 5122 to the external terminal P1tzz of the single-chip microcomputer, and the other connections are the same as those shown in Fig. 2. Fig. 15 shows the data store loading and verifying. The timing chart required for test readout is shown in Figure 1.
is connected to the EPROM writer tooo.
] When a power supply voltage Vcc of about 100% is applied to the single-chip microcomputer 1, the single-chip microcomputer 1 becomes operational. After that, the address signal of the address to be written to the nonvolatile memory block 4 or the programmable logic circuit 900 is EPRO.
The Outputs 1 Hay Enable signal OE output from the M writer 1000 remains at a high level, and
A write high voltage vpp of approximately 2.5 [■] is output, and the chip enable signal C15 is asserted to a low level. As a result, writing of data to the required nonvolatile memory element selected by the TomomiA1Heres information is started. The period during which the chip enable signal CE is asserted to a low level is determined by the characteristics of the nonvolatile memory element for configuring the EP ROM, and is, for example, about 1 m5ec. Chip OK - The write mode is ended by negating the pull signal CE to a high level and returning the write voltage vpp supplied to the signal line 516 of the single-chip microcomputer 1 to the power supply voltage Vc, c. be done. When the chip enable signal CE is asserted to low level while the address used for writing (?1) is output, the non-volatile memory selected by the address signal is The data of the digital memory element is output from the single-chip microcomputer 1. By determining whether or not this read data matches the written data, a helifi process is performed to determine whether or not the data has been written normally by the write operation. When the necessary data is written and verified in this way, the single chip microcomputer 1 becomes able to execute data processing depending on the logic achieved by the written state. CP employing microprogram control
An example of a single-chip microcomputer including U2 is shown. In the single-chip microcomputer shown in FIG.
(also referred to as M) 600 and an EPROM 624 for storing operating programs consisting of multiple macro instructions.
It has two semiconductor substrates. CF) Micro EPR○M60 included in U2
(') indicates a write circuit 60 connected to the address bus 41 and data bus 42 through signal lines 653 and 652.
1 and a signal line 6 to the address bus 41 and data bus 42.
Test readout circuit 60 connected at 51,650
3 and the instruction fetch circuit 602 connected to the data bus 42, and is further connected to the instruction fetch circuit 602 connected to the data bus 42, and is further connected to "1" during the instruction control operation
It is connected to a read circuit 604 for reading micro instructions of the micro EPROM 600. The microinstruction output from the readout circuit 604 is applied to the control circuit 607 and decoded, and the control signal generated thereby controls the operations of the arithmetic circuit 605, the instruction fetch circuit 602, the address generation circuit 606, and the like. The address generation circuit 606 supplies the address of the macro instruction to the address bus 41 via a signal line 648. This CP
U2 is operated in synchronization with the clock signal φ. The non-volatile memory block 4 has a husband 4' address bus 41.
, a read circuit 621 connected to the data bus 42, a write circuit 622, a test read circuit 623, and an E I ROM 624 connected thereto. Further, the readout circuit 621 is also connected to the control circuit 607 of the processor 2 . The address bus 41 and the data bus 42 are connected by signal lines 654.655 to a bus precharge circuit 671 controlled by the clock signal φ, and the address bus 41 is further connected to the signal v;A612. The single-chip microcomputer is interfaced with the outside via an input circuit 608 and a signal line 611. Further, the data bus 42 includes a signal line 614, an input/output circuit 609,
In addition, the single-chip microcomputer can be interfaced with the outside via a signal line 613. Outputs 630 to 639 of the control signal generation circuit 500 connected to the external control signal line 610 are used for command control operations,
Micro EPROM600. It is connected to each of the above-mentioned circuits in order to control writing to the EPROM 624 and operations of the eggplants 1 to IA. -1=, writing to the micro EPROM 600 is. The control signal is set by applying a write mode signal to the input line 610, and in this state, among the outputs 630 to 639 of the control signal generation circuit 500, the write circuit 60
1 control signal 636. Control signal 638 for input circuit 608
.. Only the control signal 639 of the input/output circuit 609 becomes valid, and the other signals are controlled to a negated state. That is, output from the CPU 2, nonvolatile memory block 4, and bus precharge circuit 671 to the data bus 42 and address bus 4J- is prohibited, and each of the buses 41 and 42 is connected to the micro EPR○M 600 via the write circuit 601.
Used only for writing to. The external connection line 611 of the input circuit (408) is given address information for selecting a desired element from the group of non-volatile memory elements constituting the micro EPROM 600, and the external connection line 613 of the input/output circuit 609 is controlled in the input direction. The write data to the memory element selected by the above address information is given from
Furthermore, a write signal is given to the control human power line 610. This allows the microlE specified by the external address signal to
Necessary microinstruction information is written into a predetermined address of the PROM 600. A test as to whether or not the seeding operation has been performed correctly is performed by applying a MO1~ signal for test reading to the micro EFROM 600 to the control input line 610. When the operating mode is set, among the outputs 630 to 639 of the control signal generation circuit 500, the control signals 635. The control signal 638 of the input circuit 608 and the control signal 639 of the input/output circuit 609 become valid. As a result, when an address signal is applied to the external input line 611 and a signal No. 1 for reading test signals of the micro EPR○M600 is applied to the control input line 610, the input/output circuit 609 is controlled in the output direction. , the read data of the selected micro EPROM 600 is transmitted to the test read circuit 603, the connection line 650, the data bus 42,
The signal is output to an external connection line 613 via the connection lines 61 and 61 and the input/output circuit 609. This allows verification externally. Nonvolatile memory element group 624 of nonvolatile memory block 4
Writing to, and reading from Des1 as well. Writing of the above micro E P ROM +300,
Similar to test reading, this is performed by controlling the writing circuit 622, test reading circuit 623, input circuit 608, and input/output circuit 609 using a control signal from the control signal generation circuit 500. The operation of the semiconductor integrated circuit in normal mode 1, that is, during the instruction control operation, is performed in synchronization with the clock φ, for example, as follows. When the address information generated by the address generation circuit 606 of the CPU 2 is sent to the readout circuit 621 of the nonvolatile memory block 4 via the address bus 41,
Read signal line 671 from control circuit 607 of CPU2
A predetermined macro instruction is read from the nonvolatile memory element group 624 based on the signal, and is taken into the instruction fetch circuit 602 via the data bus 42. The information held in the instruction fetch circuit 602 is stored in the micro EPROM 60.
0, and based on that information micro EPROM6
00 is addressed and the microinstruction is read into the read circuit 604 accordingly. This read information is used as control information inside the CPU 2, etc. The mital instruction read by the read circuit 604 is input to the control circuit 607 and decoded, and based on this, the arithmetic circuit 605, address generation circuit 606, instruction fetch circuit 602, memory read circuit 621, etc. are controlled. In addition, in such an instruction control operation, the data bus 42 and address bus 41 are precharged by a bus precharge circuit 671 that operates in synchronization with the clock signal φ, and a series of operations of the single-chip microcomputer are carried out by the CPU 2. It is synchronized with the supplied clock signal φ. Test readout circuit 6 of the above CPU2
The number of parallel output bits of the test readout circuit 604 and the test readout circuit 604 do not need to be equal.
The number of parallel output bits from 03 is equal to the number of bits of data bus 42. Although the invention made by the present inventor has been specifically described above based on examples, the present invention is not limited thereto and can be modified in various ways without departing from the gist thereof. For example, in the above embodiment, the operating specifications of a single-chip microcomputer that allows writing to logic function blocks and non-volatile memory blocks from the outside using a malicious device such as a general-purpose EPROM writer is such that mode 1-1 such as the external signal 513 is used. Specifications that allow a single-chip microcomputer to look functionally similar to a single non-volatile memory LSI such as an EPROM by means of signals, in other words, an external specification of a single-chip microcomputer that can be interfaced with for a writing device such as a general-purpose EPROM writer. It is designed so that the terminals are visible. This allows single-chip microcomputers and EPR
A single-chip microcomputer 1 is converted into a general-purpose EP using an adapter 1001 with a simple configuration that exclusively changes the number and arrangement of external terminals between OM writers 1000.
By connecting to the ROM writer 1001, it is possible to write to nonvolatile memory elements included in logical function blocks and nonvolatile memory blocks. The present invention is not limited to such operational specifications, and the control circuit equipped with communication means or interface means can be connected to a single-chip microcomputer and a general-purpose E.
Interposed between the PROM writer and this general-purpose EPROM
The various information necessary for writing output from the writer is given to the required ■/○ of the single-chip microcomputer through the interface means, and in this way, the 4j
It is also possible to set the operation specifications such that the built-in CPU performs necessary control operations based on the obtained information to enable writing. At this time, the write operation instruction to the CPU is the general-purpose EPR.
It can be included in part of the address signal output from the OM writer. Furthermore, in the above embodiment, the logic function block and the non-volatile memory block are commonly connected to the internal address bus and the internal data bus, but the logic function block does not necessarily have to be connected to the internal address bus and the internal data bus in order to function. There isn't. When not coupled to the internal address bus and internal data bus, a dedicated transmission path for data and addresses for writing and verifying can be provided between the nonvolatile storage element of the logic function block and the external terminal. Further, the logical function block and the nonvolatile memory block are not limited to being placed in the same linear address space, but may be placed in different spaces. In this case, space switching control is required when logical function programming or writing or test reading from the nonvolatile memory block is performed from the outside. Such spatial switching can be accomplished by a simple switch on the adapter providing the spatial switching signal to a terminal assigned for such switching in a dedicated or predetermined operating mote. In addition, there are also four configurations of logic function blocks that can realize a required logic function depending on the writing state of an electrically writable nonvolatile memory element, and a configuration of a nonvolatile memory block for extending a software program. In addition, the structure of the electrically writable nonvolatile memory element included therein and the processing content for loading data into them are not limited to the above-mentioned embodiments, but can be modified as appropriate. Furthermore, data processing semiconductor integrated circuits such as single-chip microcomputers containing electrically writable non-volatile memory elements for the EPROM configuration applied to the above embodiments are not necessarily packaged in windowed pancases whose information can be erased by ultraviolet light. It is not limited to an enclosed form, and may be of a format that allows writing only once. In this case. By using a single-chip microcombicoater with exactly the same structure, writing new information into it, and installing it in the system, changes in operating specifications and functions during system development can be handled using a single-chip microcomputer with the same structure. be able to. The above explanation has mainly been about the case where the invention made by the present inventor is applied to a single-chip microcomputer, which is the field of application that formed the background of the invention.
The present invention is not limited thereto, but can be applied to various types of data processing 16-conductor integrated circuits. The present invention can be applied to at least an electrically writable logic function block, or one in which this logic function block and a nonvolatile memory block are held on one semiconductor substrate. [Effects of the Invention] The effects obtained by typical inventions disclosed in this application are briefly explained below. That is, a logic function block that can realize a required logic function depending on the write state applied to an electrically writable non-volatile memory element, or a combination of this logic function block and an electrically writable non-volatile memory element. A data processing semiconductor integrated circuit consisting of a non-volatile memory block including a non-volatile memory block and a logical operation control block such as a CPU formed on one semiconductor substrate is written externally using a writing device such as a general-purpose EPROM writer. Since the operating specifications are such that the nonvolatile memory elements of the data processing semiconductor integrated circuit can be written to, a special dedicated writing device is required to write the required data to the nonvolatile memory elements included in the data processing semiconductor integrated circuit. There is no need to prepare a general-purpose EPROM, and it is now possible to write and test read using a writing device such as a general-purpose EPROM. It is possible to improve the usability of the data processing semiconductor integrated circuit in terms of writing processing to the nonvolatile memory element included in the data processing semiconductor integrated circuit during debugging or development, and even during mass production. In addition, as an operation specification that allows writing to the nonvolatile memory elements of the logic function blocks and nonvolatile memory blocks from the outside with a writing device such as a general-purpose EPROM writer, data processing is performed using a mode signal. By making the semiconductor integrated circuit functionally similar to a non-volatile single memory such as an EPROM, in other words, making the external terminals that can be interfaced with it visible to a writing device such as a general-purpose EPROM writer, it is possible to use it for data processing. It is possible to interface between a semiconductor integrated circuit and a general-purpose writing device by using an adapter such as a socket adapter with a simple configuration that exclusively changes the number and arrangement of external terminals between the two. There is an effect that the usability of the data processing semiconductor integrated circuit can be further improved with respect to write processing to the data processing semiconductor integrated circuit.The logic function block and the nonvolatile memory block are commonly connected to the internal address bus and the internal data bus,
Alternatively, by commonizing access terminals such as data and addresses to be interfaced with the writing device between the logical function block and the non-volatile memory block, and placing both in the same address space,
When writing a logic function block or a non-volatile memory block from the outside with a writing device, no special processing or circuitry is required for address space switching, and the logic function block can be written by simply changing the address signal. It becomes possible to write information to both the non-volatile memory block and the non-volatile memory block using a common re-writing device, and in this respect as well, there is an effect that usability can be further improved.
第1図は本発明の一実施例であるシングルチップマイク
ロコンピュータをアダプタを介して汎用EPROMライ
タで書き込み/テスト読み出しを行う場合におけるそれ
らの外観を示す斜視図。
第2図はシングルチップマイクロコンピュータと汎用E
PROMライタをアダプタで接続する態様の一例を示す
説明図、
第3図はシングルチップマイクロコンピュータと汎用E
PROMライタをアダプタで接続する態様の他の例を示
す説明図、
第4図はシングルチップマイクロコンピュータの一例を
示すブロック図、
第5図は論理機能ブロックの一例であるI) L Aの
構成を中心とした他のシングルチップマイクロコンピュ
ータのブロック図、
第6図は第5図のP L AにおけるAND面の一例を
示す回路図、
第7図は第5図のP L AにおけるOR面の一例を示
す回路図。
第8図(A)〜(D)は第5図に示されるシングルチッ
プマイクロコンピュータにおけるP L AとIloに
着目した場合の動作態様説明図、第9図は論理機能ブロ
ックの一例であるサブプロセッサを備えたシングルチッ
プマイクロコンピュータのブロック図、
第10図は第9図に示されるサブプロセッサの一例を示
すブロック図、
第11図は不揮発性メモリブロックの一例としてEPR
OM化したプログラムメモリを備えたシングルチップマ
イクロコンピュータのブロック図、第12図は第11図
のシングルチップマイクロコンピュータに含まれる制御
信号生成回路の一例を示す論理図、
第13図は1論理機能ブロックの詳細な一例を示すブロ
ック図、
第14図は論理機能ブロックと不揮発性メモリブロック
のアドレスマツピング状フフの一例を示す説明図、
第15図は第11図に示されるシングルチップマイクロ
コンピュータにおいてそれに含まれる論理機能ブロック
と不揮発性メモリブロックレこ対するデータ芹き込み及
びヘリファイのためのテスト読み出し動作に必要なタイ
ミングの一例を示すタイミンクチャー1−1
第16図はマイクロプログラム制御を採用したシングル
チップマイクロコンピュータの例を示すブロック図であ
る。
l・・・シングルチップマイクロコンピュータ、2・・
・CP U、4 ・不揮発性メモリブロック、5・・プ
ロセッサ、6・1〕■、A、7 (7a、7b、7c
)・・1/○、20・・A N 0面、21 ・OR面
、41・・71へレスバス、42・・データバス、91
・N○Rアレイ、500・・・制御信号生成論理、51
3・・制御信号、900・プログラマブル論理回路、1
000−汎用EPROMライ’j、L OO]・・7ダ
プタ。
第
図
第
図
第
図
一層
り、 −
第
図
/
/
第
図
第
図
AoA+
2A3
第
図
p
A。
△
第
図
第
図
第
■
図
第
図
第
25A
第
図
第
図
第
図FIG. 1 is a perspective view showing the external appearance of a single-chip microcomputer according to an embodiment of the present invention when writing/test reading is performed using a general-purpose EPROM writer via an adapter. Figure 2 shows a single-chip microcomputer and a general-purpose E
An explanatory diagram showing an example of how a PROM writer is connected with an adapter. Figure 3 shows a single-chip microcomputer and a general-purpose E
An explanatory diagram showing another example of how a PROM writer is connected with an adapter, Fig. 4 is a block diagram showing an example of a single-chip microcomputer, and Fig. 5 is an example of a logic function block. A block diagram of another single-chip microcomputer centered around the center, Figure 6 is a circuit diagram showing an example of the AND side of the PLA in Figure 5, and Figure 7 is an example of the OR side of the PLA in Figure 5. A circuit diagram showing. 8(A) to 8(D) are explanatory diagrams of the operation mode when focusing on PLA and Ilo in the single-chip microcomputer shown in FIG. 5, and FIG. 9 is a subprocessor which is an example of a logical function block. 10 is a block diagram showing an example of the sub-processor shown in FIG. 9. FIG. 11 is a block diagram showing an example of the sub-processor shown in FIG.
A block diagram of a single-chip microcomputer equipped with an OM program memory, FIG. 12 is a logic diagram showing an example of a control signal generation circuit included in the single-chip microcomputer of FIG. 11, and FIG. 13 is a single logic function block. FIG. 14 is an explanatory diagram showing an example of address mapping of logical function blocks and nonvolatile memory blocks, and FIG. 15 is a block diagram showing a detailed example of the address mapping in the single-chip microcomputer shown in FIG. Timing diagram 1-1 shows an example of the timing required for data insertion and helifi test read operations for the included logical function blocks and non-volatile memory blocks. Figure 16 is a single chip that employs microprogram control. FIG. 2 is a block diagram showing an example of a microcomputer. l...Single chip microcomputer, 2...
・CPU, 4 ・Non-volatile memory block, 5... Processor, 6.1〕■, A, 7 (7a, 7b, 7c
)...1/○, 20...A N 0 plane, 21 - OR plane, 41... 71 Helles bus, 42... Data bus, 91
・N○R array, 500...control signal generation logic, 51
3. Control signal, 900. Programmable logic circuit, 1
000-General-purpose EPROM write 'j, LOO]...7 adapter. Figure Figure Figure One layer - Figure/ / Figure Figure AoA+ 2A3 Figure p A. △ Figure Figure ■ Figure Figure Figure 25A Figure Figure Figure Figure
Claims (1)
書き込み状態に応じて所要の論理機能を実現し得る論理
機能ブロックとこの論理機能ブロックを利用して論理動
作を実行させる論理動作制御ブロックとを1つの半導体
基板に形成して成るデータ処理用半導体集積回路であっ
て、電気的に書き込み可能な不揮発性半導体記憶装置の
ための書き込み装置にて外部から上記論理機能ブロック
の不揮発性記憶素子を書き込み可能とする動作仕様を持
つデータ処理用半導体集積回路。 2、上記書き込み装置による書き込み動作を指定するた
めのモード端子を備え、このモード端子から書き込み動
作モードが指定されることにより、所定の外部端子を論
理機能ブロックの不揮発性記憶素子に対するアクセス端
子として割り付け制御する制御手段を含む請求項1記載
のデータ処理用半導体集積回路。 3、上記論理動作制御ブロックはCPUであり、このC
PUを動作させるプログラムを電気的に書き込み可能な
不揮発性記憶素子に格納可能な不揮発性メモリブロック
を含み、この不揮発性メモリブロックに対しても上記書
き込み装置にて外部から書き込み可能とする動作仕様を
持つ請求項1記載のデータ処理用半導体集積回路。 4、上記書き込み装置による書き込み動作を指定するた
めのモード端子を備え、この端子を介して書き込み動作
モードが指定されることにより、所定の外部端子を論理
機能ブロック及び不揮発性メモリブロックの不揮発性記
憶素子に対する共通のアクセス端子として割り付け制御
する制御手段を含む請求項3記載のデータ処理用半導体
集積回路。 5、上記アクセス端子は、書き込み装置のアドレス出力
端子、制御信号出力端子、及びデータ入出力端子とイン
タフェース可能な端子とされ、アダプタを介して書き込
み装置に結合可能とされる請求項2又は4記載のデータ
処理用半導体集積回路。 6、上記論理機能ブロックと不揮発性メモリブロックと
は内部アドレスバス及び内部データバスを共有し、且つ
同一アドレス空間に配置されて成る請求項5記載のデー
タ処理用半導体集積回路。[Claims] 1. A logic function block that can realize a required logic function depending on the state of writing to an electrically writable nonvolatile memory element, and a logic that uses this logic function block to execute a logic operation. A data processing semiconductor integrated circuit in which an operation control block and an operation control block are formed on one semiconductor substrate, the logic function block being non-volatile from outside using a writing device for an electrically writable non-volatile semiconductor memory device. A semiconductor integrated circuit for data processing that has operational specifications that allow writing to memory elements. 2. A mode terminal is provided for specifying a write operation by the write device, and by specifying a write operation mode from this mode terminal, a predetermined external terminal is assigned as an access terminal for the nonvolatile memory element of the logic function block. 2. The data processing semiconductor integrated circuit according to claim 1, further comprising control means for controlling. 3. The above logic operation control block is a CPU, and this C
It includes a non-volatile memory block in which a program for operating the PU can be stored in an electrically writable non-volatile memory element, and has operational specifications that allow writing to the non-volatile memory block from the outside using the writing device. 2. The data processing semiconductor integrated circuit according to claim 1. 4. A mode terminal is provided for specifying the write operation by the write device, and by specifying the write operation mode via this terminal, a predetermined external terminal is connected to the nonvolatile memory of the logic function block and the nonvolatile memory block. 4. The data processing semiconductor integrated circuit according to claim 3, further comprising control means for controlling allocation as a common access terminal to the elements. 5. The access terminal is a terminal that can interface with an address output terminal, a control signal output terminal, and a data input/output terminal of the writing device, and can be coupled to the writing device via an adapter. Semiconductor integrated circuit for data processing. 6. The data processing semiconductor integrated circuit according to claim 5, wherein the logical function block and the nonvolatile memory block share an internal address bus and an internal data bus, and are arranged in the same address space.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63235919A JPH0283676A (en) | 1988-09-20 | 1988-09-20 | Semiconductor integrated circuit for data processing |
KR1019890012405A KR0136379B1 (en) | 1988-09-20 | 1989-08-30 | Development method of data processing system |
DE68928074T DE68928074T2 (en) | 1988-09-20 | 1989-09-18 | Development process for a data processing system |
EP89117257A EP0364743B1 (en) | 1988-09-20 | 1989-09-18 | Development method of data processing system |
US08/102,156 US5511211A (en) | 1988-08-31 | 1993-08-04 | Method for flexibly developing a data processing system comprising rewriting instructions in non-volatile memory elements after function check indicates failure of required functions |
KR1019940021370A KR0136355B1 (en) | 1988-09-20 | 1994-08-29 | Development method of data processing system |
HK98102614A HK1003581A1 (en) | 1988-09-20 | 1998-03-27 | Development method of data processing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63235919A JPH0283676A (en) | 1988-09-20 | 1988-09-20 | Semiconductor integrated circuit for data processing |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0283676A true JPH0283676A (en) | 1990-03-23 |
Family
ID=16993183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63235919A Pending JPH0283676A (en) | 1988-08-31 | 1988-09-20 | Semiconductor integrated circuit for data processing |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0283676A (en) |
-
1988
- 1988-09-20 JP JP63235919A patent/JPH0283676A/en active Pending
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