JPH027440A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置に関し、詳しく言えばその接合領
域の保護に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application This invention relates to semiconductor devices, and more specifically, to protection of their junction regions.
（ロ）従来の技術
従来の半導体装置、例えばトランジスタは第３図に示す
ようにして製造される。第３図（ａ）は、シリコンウェ
ハＷの要部断面図であるが、このウェハＷ（例えばｎ形
）には、ベース拡散層１２（ｐ形）、さらにこのベース
拡散層１２中にエミッタ拡散層１３（ｎ形）が形成され
、接合領域ｊ１、ｊ２が形成されている。また、１４は
、シリコン酸化膜であり、コンタクトホール１４ａ、１
４ｂ、１４ｃが形成されている。(B) Prior Art A conventional semiconductor device, such as a transistor, is manufactured as shown in FIG. FIG. 3(a) is a cross-sectional view of a main part of a silicon wafer W. This wafer W (for example, n-type) has a base diffusion layer 12 (p-type), and an emitter is diffused into this base diffusion layer 12. A layer 13 (n-type) is formed, and junction regions j1, j2 are formed. Further, 14 is a silicon oxide film, and contact holes 14a, 1
4b and 14c are formed.
次に、ウェハ表面Ｗａには、ベース電極１５ａ１１５ｂ
、及びエミッタ電極１７が同時に形成され、コンタクト
ホール１４ａ、１４ｂ、１４ｃを通して、ベース拡散層
１２、エミッタ拡散層１３に接触する〔第３図［有］）
参照〕。さらにウェハ表面Ｗａには、ＰＳＧ等よりなる
表面保護膜１６が形成され、各電極１５ａ、１５ｂ、１
７は、ワイヤボンディングのためのパッド部１５ｃ、１
７ａを残して、この表面保護膜１６により被覆保護され
る。Next, a base electrode 15a115b is formed on the wafer surface Wa.
, and emitter electrode 17 are formed at the same time and contact base diffusion layer 12 and emitter diffusion layer 13 through contact holes 14a, 14b, and 14c (see FIG. 3).
reference〕. Further, a surface protection film 16 made of PSG or the like is formed on the wafer surface Wa, and each electrode 15a, 15b, 1
7 is a pad portion 15c, 1 for wire bonding;
This surface protective film 16 covers and protects the entire surface except for 7a.
なお、ウェハ裏面ｗｂには、コレクタ電極１８が形成さ
れる。Note that a collector electrode 18 is formed on the back surface wb of the wafer.
ウェハＷはダイシングにより各チップに分割され、さら
にこのチップは、例えば図示しないコレクタリード上に
グイボンディングされ、ベース電極１５ｃ１エミツタ電
極１７ａはそれぞれ図示しないベースリード、エミッタ
リードとの間でワイヤボンディングが行われ、例えばエ
ポキシ樹脂で封止（モールド）される。The wafer W is divided into chips by dicing, and these chips are then bonded onto, for example, a collector lead (not shown), and wire bonding is performed between the base electrode 15c1 and the emitter electrode 17a, respectively, with a base lead (not shown) and an emitter lead (not shown). It is sealed (molded) with, for example, epoxy resin.
（ハ）発明が解決しようとする課題
上記従来のトランジスタにおいては、接合領域ｊ′１、
ｊ′ｚがチップ表面（ウェハ表面Ｗａ）に現れているか
ら、イオンの影響を受けて、ｐｎ接合が反転する危険性
がある。そこで、ウェハプロセスにおいて可動イオンを
制御すると共に、接合領域ｊ′３、ｊ′２を酸化膜１４
及び表面保護膜１６により被覆・保護している。(c) Problems to be Solved by the Invention In the above conventional transistor, the junction regions j'1,
Since j'z appears on the chip surface (wafer surface Wa), there is a risk that the pn junction will be reversed due to the influence of ions. Therefore, in the wafer process, the mobile ions are controlled and the bonding regions j'3 and j'2 are covered with the oxide film 14.
and is covered and protected by a surface protective film 16.
しかしながら、前記樹脂封止の場合には、樹脂中に含ま
れるイオン（外来イオン）が、表面保護膜１６とモール
ド樹脂との界面に移動し、酸化膜１４及び表面保護膜１
６に分極が生じる。この分極により、接合領域ｊ′１、
ｊ゛２の表面状態が反転して、ベース・コレクタ間ある
いはベース・エミッタ間にリークが生じる問題点があっ
た。特に、表面の不純物濃度が低い接合領域をもつトラ
ンジスタにおいては、このリークが著しく生じ易かった
。However, in the case of resin sealing, ions (foreign ions) contained in the resin move to the interface between the surface protective film 16 and the mold resin, causing the oxide film 14 and the surface protective film 1 to move to the interface between the surface protective film 16 and the mold resin.
6, polarization occurs. Due to this polarization, the junction region j′1,
There is a problem in that the surface state of j2 is reversed and leakage occurs between the base and collector or between the base and emitter. This leakage is particularly likely to occur in transistors having junction regions with low surface impurity concentrations.
この発明は、上記に鑑みなされたものであり、外来イオ
ンの影響より接合領域を保護できる半導体装置の擾供を
目的としている。The present invention has been made in view of the above, and an object of the present invention is to provide a semiconductor device that can protect a junction region from the influence of foreign ions.
（ニ）課題を解決するための手段
この発明の半導体装置の構成を、実施例に対応する第１
図を用いて説明すると、半導体基台Ｗに、周囲とは異な
る導電形の拡散層２．３を形成して接合領域ｊ＋、Ｊｚ
を形成し、前記半導体基台表面Ｗａには酸化膜４を形成
し、この酸化膜４上には、前記拡散Ｍ２．３に導通する
電極５．７を形成し、さらに酸化膜４上には表面保護膜
６を形成し、前記半導体基台表面Ｗａに現れる接合領域
ｊ”１、ｊ′２を、前記酸化膜４及び前記表面保護膜６
で被覆するものにおいて、前記半導体基台表面Ｗａに現
れる接合領域ｊ′８、Ｊ １２を、少なくとも１層の導
体シールド層５ａ、５ｂ、’７ａでさらに被覆すること
を特徴としている。(d) Means for Solving the Problems The structure of the semiconductor device of the present invention is explained in the first embodiment corresponding to the embodiment.
To explain using a diagram, a diffusion layer 2.3 of a conductivity type different from that of the surrounding area is formed on the semiconductor base W, and the junction regions j+, Jz
An oxide film 4 is formed on the semiconductor base surface Wa, an electrode 5.7 is formed on the oxide film 4 and is electrically connected to the diffusion M2.3, and an oxide film 4 is formed on the oxide film 4. A surface protective film 6 is formed, and the bonding regions j''1 and j'2 appearing on the semiconductor base surface Wa are bonded to the oxide film 4 and the surface protective film 6.
In this embodiment, the bonding regions j'8 and J12 appearing on the semiconductor base surface Wa are further covered with at least one conductive shield layer 5a, 5b, and '7a.
（ホ）作用
この発明の半導体装置では、半導体基台表面Ｗａに現れ
る接合領域ｊ １１、ｊ”２は、酸化膜４、表面保護膜
６に加え、少なくとも１層の導体シールド層５ａ、５ｂ
、７ａでさらに被覆されるから、接合領域ｊ°９、ｊ゛
２を被覆する全体の膜厚が大きくなる。また、導体シー
ルド層５ａ、５ｂ、７ａには分極が生じない。従って、
外来イオンの影響が接合領域ｊ′１、ｊ゛２に及びにく
くなり、リークの発生を防止できる。(e) Function In the semiconductor device of the present invention, the junction region j11, j''2 appearing on the semiconductor base surface Wa is formed by at least one conductive shield layer 5a, 5b in addition to the oxide film 4 and the surface protection film 6.
, 7a, the total film thickness covering the bonding regions j°9 and j゛2 increases. Furthermore, no polarization occurs in the conductor shield layers 5a, 5b, and 7a. Therefore,
The influence of foreign ions is less likely to reach the junction regions j'1 and j'2, and the occurrence of leakage can be prevented.
（へ）実施例
この発明の一実施例を第１図及び第２図に基づいて以下
に説明する。(F) Embodiment An embodiment of the present invention will be described below with reference to FIGS. 1 and 2.
この実施例は、ＮＰＮ ）ランジスタにこの発明を適用
した場合を示しており、第２図（ａ）（ｂ） （Ｃ）
（ｄ）は、その製造工程（ウェハプロセス）を示してい
る。This embodiment shows the case where the present invention is applied to an NPN transistor.
(d) shows the manufacturing process (wafer process).
第２図（ａ）において、Ｗはｎ形のシリコンウェハ（半
導体基台）を示している。このウェハ表面Ｗａには、ベ
ース拡散層２（ｐ形）が形成され、さらに、このベース
拡散層２内には、エミッタ拡散層３（ｎ形）が形成され
る。ウェハ表面Ｗａは、ＳｉＯ□酸化膜４が形成されて
おり、この酸化膜４にはベース電極用のコンタクトホー
ル４ａが形成されている。ベース拡散層２とウェハＷと
の間には接合ｊ１が、ベース拡散層２とエミッタ拡散層
３との間には接合ｊ２が形成されている。In FIG. 2(a), W indicates an n-type silicon wafer (semiconductor base). A base diffusion layer 2 (p type) is formed on the wafer surface Wa, and an emitter diffusion layer 3 (n type) is further formed within this base diffusion layer 2. A SiO□ oxide film 4 is formed on the wafer surface Wa, and a contact hole 4a for a base electrode is formed in this oxide film 4. A junction j1 is formed between the base diffusion layer 2 and the wafer W, and a junction j2 is formed between the base diffusion layer 2 and the emitter diffusion layer 3.
第２図（ｂ）は、酸化膜４上に、例えばアルミニウム（
Ａ２）を蒸着して、ベース電極５を形成した状態を示す
断面図である。この時、ベース電極５の周縁部（導体シ
ールド層）５ａ、５ｂは、ウェハ表面Ｗａに現れる接合
領域ｊ゛３、ｊ゛２をそれぞれ被覆するよう、パターン
が与えられる。In FIG. 2(b), for example, aluminum (
FIG. 3 is a cross-sectional view showing a state in which a base electrode 5 is formed by vapor-depositing A2). At this time, the peripheral portions (conductor shield layers) 5a and 5b of the base electrode 5 are patterned so as to cover the bonding regions j'3 and j'2 appearing on the wafer surface Wa, respectively.
第２図（Ｃ）は、酸化膜４上に、ＰＳＧ等よりなる表面
保護膜６を形成し、ベース電極５がこの表面保護膜６に
被覆された状態を示す断面図である。FIG. 2(C) is a cross-sectional view showing a state in which a surface protective film 6 made of PSG or the like is formed on the oxide film 4, and the base electrode 5 is covered with this surface protective film 6.
第２図（ｄ）は、エミッタ電極用のコンタクトホール４
ｂを形成すると共に、ベース電極５のパッド部５ｃを露
出させた状態を示している。Figure 2(d) shows the contact hole 4 for the emitter electrode.
This shows a state in which the pad portion 5c of the base electrode 5 is exposed while the pad portion 5c of the base electrode 5 is formed.
第１図は、表面保護膜６上に、エミッタ電極７を形成し
た状態を示す断面図である。エミッタ電極７は、コンタ
クトホール４ｂを通して、エミッタ拡散層３に接触する
。また、エミッタ電極７の周縁部（導体シールド層）７
ａは、ウェハ表面Ｗａに現われている接合領域ｊ”９、
ｊ°２上に重なっている。なお、ウェハＷの裏面ｗｂに
は、金（Ａｕ）等を蒸着してなるコレクタ電極８が形成
される。FIG. 1 is a cross-sectional view showing a state in which an emitter electrode 7 is formed on a surface protection film 6. As shown in FIG. Emitter electrode 7 contacts emitter diffusion layer 3 through contact hole 4b. In addition, the peripheral part (conductor shield layer) 7 of the emitter electrode 7
a is a bonding region j”9 appearing on the wafer surface Wa;
It overlaps on j°2. Note that on the back surface wb of the wafer W, a collector electrode 8 is formed by vapor-depositing gold (Au) or the like.
なお、先にエミッタ電極７を形成してから、ベース電極
５を形成してもよいのはもちろんである。Note that, of course, the emitter electrode 7 may be formed first, and then the base electrode 5 may be formed.
ウェハＷは、一つ一つのトランジスタチップにグイシン
グされ、従来と同様、パッケージングされる。接合領域
ｊ”１、ｊ゛２は、酸化膜４、ベース電極周縁部５ａ、
５ｂ、表面保護膜６及びエミッタ電極周縁部７ａの４層
で被覆されており、全体の膜厚が従来よりも大きくなる
。また、ベース電極周縁部５ａ、５ｂ及びエミッタ電極
周縁部７ｂには分極が生じない。以上の二点により、例
えばモールド樹脂中に含まれる外来イオンの影響を低減
し、接合領域ｊ°８、ｊ”２の表面状態の反転によるリ
ークを防止することができる。The wafer W is diced into individual transistor chips and packaged as in the conventional case. The bonding regions j''1 and j゛2 include the oxide film 4, the base electrode peripheral portion 5a,
5b, a surface protection film 6, and an emitter electrode peripheral portion 7a, the total film thickness is larger than that of the conventional one. Moreover, no polarization occurs in the base electrode peripheral parts 5a, 5b and the emitter electrode peripheral part 7b. Due to the above two points, for example, the influence of foreign ions contained in the mold resin can be reduced, and leakage due to reversal of the surface state of the bonding regions j°8, j''2 can be prevented.
上記実施例では、ベース電極周縁部５ａ、５ｂ及びエミ
ッタ電極周縁部７ａを、導体シールド層として用いてい
るが、ベース電極周縁部、エミッタ電極周縁部のいずれ
か一方で、接合領域を保護してもよく、あるいは電極と
は別の導体シールド層を形成し、これにより接合領域を
保護してもよい。In the above embodiment, the base electrode peripheral parts 5a, 5b and the emitter electrode peripheral part 7a are used as a conductor shield layer, but either the base electrode peripheral part or the emitter electrode peripheral part is used to protect the bonding area. Alternatively, a conductive shield layer separate from the electrodes may be formed to protect the bonding area.
また、この発明は、トランジスタ等の単体の各種半導体
装置、及び集積回路（ＩＣ）に広く適用可能なものであ
る。Further, the present invention is widely applicable to various types of single semiconductor devices such as transistors, and integrated circuits (ICs).
（ト）発明の詳細
な説明したように、この発明の半導体装置は、半導体基
台表面に現れる接合領域が、少なくとも１層の導体シー
ルド層でさらに被覆されることを特徴とするものである
から、外来イオンの影響による、接合領域の表面状態の
反転に伴うリークを防止できる利点を有している。(G) As described in the detailed description of the invention, the semiconductor device of the present invention is characterized in that the junction region appearing on the surface of the semiconductor base is further covered with at least one conductive shield layer. This has the advantage of preventing leakage due to inversion of the surface state of the junction region due to the influence of foreign ions.
第１図は、この発明の一実施例に係るトランジスタチッ
プを含むウェハの断面図、第２図（ａ）、第２図（ｂ）
、第２図（Ｃ）及び第２図（ｄ）は、同トランジスタチ
ップのウェハプロセスを説明する図、第３図（ａ）及び
第３図（ｂ）は、従来のトランジスタのウェハプロセス
を説明する図である。
Ｗ：ウェハ、 ２：ベース拡散層、３：エミッ
タ拡散層、４二酸化膜、
５：ベース電極、 ６：表面保護膜、７：エミッタ電
極、
ｊ゛醒ｊ２：接合領域。
第１図
特許出願人 ローム株式会社
代理人 弁理士 中 村 茂 信
Ｗ：ウエハ
２：ベース拡−Ｖ、層
３：エミッタ拡散層
４： 曲史イヒ、月更
５：ベース電極
６：レビヒ＆フイ〕ミＩｔ朦
７：エミ、・／夕電極
ｊｏｌ・ｊ′２：撞會領域
第
図（ａ）
第
図
（Ｃ）FIG. 1 is a cross-sectional view of a wafer including a transistor chip according to an embodiment of the present invention, FIG. 2(a), FIG. 2(b)
, FIG. 2(C) and FIG. 2(d) are diagrams explaining the wafer process of the transistor chip, and FIGS. 3(a) and 3(b) are diagrams explaining the wafer process of the conventional transistor. This is a diagram. W: wafer, 2: base diffusion layer, 3: emitter diffusion layer, 4 dioxide film, 5: base electrode, 6: surface protection film, 7: emitter electrode, 2: junction region. Figure 1 Patent Applicant: ROHM Co., Ltd. Agent, Patent Attorney Shigeru Nakamura Shin W: Wafer 2: Base Expansion V, Layer 3: Emitter Diffusion Layer 4: Kyokushi Ihi, Tsukisara 5: Base Electrode 6: Lebig & Hui ] MiIt7:Emi,/Yu electrode jol・j'2: Coercion area Diagram (a) Diagram (C)
Claims (1)
形成して接合領域を形成し、前記半導体基台表面には酸
化膜を形成し、この酸化膜上には、前記拡散層に導通す
る電極を形成し、さらに前記酸化膜上には表面保護膜を
形成し、前記半導体基台表面に現れる接合領域を、前記
酸化膜及び前記表面保護膜で被覆する半導体装置におい
て、前記半導体基台表面に現れる接合領域を、少なくと
も１層の導体シールド層でさらに被覆することを特徴と
する半導体装置。(1) A bonding region is formed by forming a diffusion layer of a conductivity type different from that of the surrounding area on a semiconductor base, an oxide film is formed on the surface of the semiconductor base, and the diffusion layer is formed on the oxide film. In the semiconductor device, a surface protective film is formed on the oxide film, and a bonding region appearing on the surface of the semiconductor base is covered with the oxide film and the surface protective film. A semiconductor device characterized in that a bonding region appearing on a surface of a base is further covered with at least one conductive shield layer.
Priority Applications (1)
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|---|---|---|---|
| JP63157417A JP2757870B2 (en) | 1988-06-24 | 1988-06-24 | Semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP63157417A JP2757870B2 (en) | 1988-06-24 | 1988-06-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027440A true JPH027440A (en) | 1990-01-11 |
| JP2757870B2 JP2757870B2 (en) | 1998-05-25 |
Family
ID=15649181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63157417A Expired - Fee Related JP2757870B2 (en) | 1988-06-24 | 1988-06-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757870B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153550U (en) * | 1984-03-24 | 1985-10-12 | 三洋電機株式会社 | Lateral transistor |
-
1988
- 1988-06-24 JP JP63157417A patent/JP2757870B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153550U (en) * | 1984-03-24 | 1985-10-12 | 三洋電機株式会社 | Lateral transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2757870B2 (en) | 1998-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |