JPH0273634A - 半導体基板のエッチング方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、半導体基板を選択的にエツチングするエツチ
ング方法に関する。

Ｂ、従来の技術 従来、この種のエツチング方法が、例えばＩＥＥＥＥＬ
ＥＣＴＲＯＮ　ＤＥＶＩＣＥ　ＬＥＴＴＥＲ５ＶＯＬ、
ＥＤＬ−２，ＮＯ，２，ＦＥＢ、。

１９８１、ＰＰ４４，４５や特開昭６１−３００３８号
公報に開示されている。

これは、エツチング槽内に満たされたエツチング液（例
えばエチレンジアミン等のアルカリ系エツチング液）中
に半導体基板と対向電極（例えばプラチナ電極）とをそ
れぞ九浸漬し、これらの半導体基板と対向電極との間に
電源電圧を印加してエツチングするものである。半導体
基板は１例えばＰ型シリコン基板上にエピタキシャル成
長法等によりＮ型シリコン層を形成し、このＮ型シリコ
ン層上に蒸着法により金属膜を形成したものであり、こ
の金属膜が電源の＋側端子と接続される。

一方の対向電極は、電源の一側端子に接続されている。

したがって電圧印加時、Ｐ型シリコンＷｌとＮ型シリコ
ン層とはＰＮ接合における逆バイアス状態となっており
、エツチング開始時にＮ型シリコン層には電圧が印加さ
れない、Ｐ型シリコン基板のエツチングが進行してＮ型
シリコン層が露出するとこれに電圧が印加される。

ここで、印加電圧が３．６ｖ以上になるとＮ型シリコン
層表面に陽極酸化膜が形成され電流が流れなくなること
が知られている。そしてこの陽極酸化膜がマスク効果を
なし、Ｎ型シリコン層のエツチングが停止する。したが
ってエツチングを行うにあたり、印加電圧を３．６ｖ以
りに保持すれば、Ｐ型シリコン基板のみを選択的にエツ
チングすることができる。

Ｃ０発明が解決しようとする課題 このような従来のエツチング方法には次のような問題点
がある。

■Ｐ型シリコン基板とＮ型シリコン層とのＰＮ接合にお
ける逆バイアスによる電気的なフローティング効果を利
用する構成となっているため、原理的に印加電圧は３．
６ｖ以上であれば何■でもよいことになる。しかしなが
ら、半導体基板中に欠陥等がある場合、この欠陥に起因
するリーク電流のため、印加する電圧値が制限を受け、
Ｐ型シリコン基板のみを選択的にエツチングするための
印加電圧を適切な値に制御するのが困難である。

■また、使用するエツチング液の種類２組成。

濃度、劣化の程度等により陽極酸化膜が形成される電圧
値が変化する。例えば飽水ヒドラジンのようにイオン化
率の低い溶液をエツチング液として用いた場合、エツチ
ングに伴ってシリコンイオンの濃度が増加し、電導度が
大幅に変化する、すなわち、所定の電圧を印加しても実
質的には半導体基板にかかる電圧がエツチング液中のイ
オン１度によって変化し、このためＮ型シリコン層が陽
極酸化されるときの印加電圧が常に３．６ｖとは限らな
い。したがって、Ｐ型シリコン基板のみを選択的にエツ
チングするための印加電圧を適正に制御するのが困難で
ある。

要約すると、従来のエツチング方法では世情りが茗しく
悪い。

本発明の目的は、半導体基板の欠陥の有無やエツチング
液の種類等に拘らず安定したエツチングが行える半導体
基板のエツチング方法を提供することにある。

０１課題を解決するための手段 請求項１の発明は、第１の導電型層とこの第１の導電型
層と逆導電型の第２の導電型層とを有する半導体基板を
対向電極とともに電解液中に浸漬し、第１の導電型層に
電圧を印加しつつ第２の導電型層を選択的にエツチング
するエツチング方法に適用される。

そして上述の問題点は、 ■第１の導電型層への印加電圧を走査し、■この電圧印
加に伴って半導体基板と対向電極との間に流れる電流が
急変することを検知し、■そのときの印加電圧および第
２の導電型層と対向電極との間の電圧を検出し、 ■これらの検出結果に基づいて決定された電圧を第１の
導電型層に印加してエツチングを行うことにより解決さ
れる。

また請求項２の発明は、上記半導体基板を対向電極およ
び比較電極とともに電解液中に浸漬し、第１の導電型層
に電圧を印加しつつ第２の導電型層を選択的にエツチン
グするエツチング方法に適用される。

そして上述の問題点は、 ■第１の導電型層への印加電圧を走査し、■この電圧印
加に伴って半導体基板と対向電極との間に流れる電流が
急変することを検知し。

■そのときの半導体基板の比較電極に対する電位を検出
し、 ■電位が、この検出値よりも小さく、かつ第１の導電型
層に陽極酸化膜が形成される値よりも大きい値となるよ
うに印加電圧を制御してエツチングを行うことにより解
決される６ Ｅ０作用 （１）請求項１の発明 第１の導電型層へ電圧を印加すると、半導体基板と対向
電極どの間に電流が流れる。第２の導電型層に陽極酸化
膜が形成されるとこの電流が急変する。この陽極酸化膜
が形成されたときの、つまり電流急変時の印加電圧およ
び第２の導電型層と対向電極との間の電圧を検出し、そ
の検出結果に基づいて、例えば検出電圧の中間の電圧値
を決定する。そして決定された電圧値を第１の導電型層
に印加してエツチングを行う。この印加電圧値は。

第１の導電型層が陽極酸化され、かつ第２の導電型層が
陽極酸化されない値であり、これにより半導体基板内の
欠陥の有無や種々のエツチング条件に拘らず正確に第２
の導電型層のみを選択的にエツチングすることができる
。

（２）請求項２の発明 上述と同様に、半導体基板と対向電極との間に流れる電
流が急変するのは第２の導電型層に陽極酸化膜が形成さ
れたときである。この発明では、この陽極酸化膜が形成
されたときの半導体基板の比較電極に対する電位を検出
する。次いでこの電位が、この検出値よりも小さく、か
つ第１の導電型層に陽極酸化膜が形成される値よりも大
きい値となるように印加電圧を制御してエツチングを行
う。このように制御された電位は、第１の導電型層が陽
極酸化され、かつ第２の導電型層が陽極酸化されない電
位であり、これにより半導体基板内の欠陥の有無、さら
にはエツチング液の種類等に拘らず正確に第２の導電型
層のみを選択的にエツチングすることができる。

Ｆ、実施例 一部】、の実施例− 第１図〜第４図に基づいて本発明の第１の実施例を説明
する。

第１図は本実施例における電解エツチング装置を示し、
エツチング槽１に満たされたエツチング液２には、半導
体基板１０と対向電極３とが浸漬されている。この半導
体基板１０は、Ｐ型シリコン基板１１上にエピタキシャ
ル成長法等によりＮ型９９３２層１２を形成し、このＮ
型シリコン層１２上およびＰ型シリコン基板１１の一部
に蒸着法により金属膜１３．１４を形成したものであり
、これらの金属膜１３．１４はエツチングされないよう
樹脂膜１５により覆われている。なお、１６はエツチン
グマスクとしての酸化膜である。

金属膜１３および対向電極３は、外部の電源４の＋側端
子および一側端子にそれぞれ接続されており、電源４の
起動により半導体基板１０に電圧が印加される。ここで
、この電源４には、必要に応じて印加電圧を変化する可
変機構が設けられている。また、金属膜１３，１４と対
向電極３との間には、半導体基板１０への印加電圧およ
びＰ型シリコン基板１１の電圧をそれぞれ検出する電圧
計５，６が設けられるとともに、金属膜１３と電ｇ４と
の間には、電圧印加に伴い半導体基板１０と対向電極３
との間を流れる電流を検出する電流計７が設けられてい
る。これらの電圧計５，６および電流計７の検出信号は
、コントローラ８に入力され、コントローラ８は、電流
値の変化に基づいて、後述するように電源４の出力電圧
値、すなわち半導体基板１０への印加電圧を制御する。

以上の実施例の構成において、Ｎ型９９３２層１２が第
１の導電型層を、Ｐ型シリコン基板１１が第２の導電型
層をそれぞれ構成する。

次に、第２図のフローチャートおよび各電圧値。

電流値の時間的変化を示す第３図（ａ）、（ｂ）に基づ
いてコントローラ８によるエツチングの手順を説明する
。なお、第３図（ａ）において、実線は、電圧計５の出
力である半導体基板１０への印加電圧ｖ１を、破線は、
電圧計６の出力であるＰ型シリコン基板１１の電圧ｖ２
をそれぞれ示す。

第２図において、エツチング開始にあたり、初期設定と
してまずステップＳ１で電源４の出力を開放する。この
とき、電圧計５，６は、第３図（ａ）に領域ａで示すよ
うに、半導体基板１０の印加電圧ｖ１およびＰ型シリコ
ン基板１１の電圧ｖ２として共に約−〇、４５Ｖを示す
。これは、半導体基板１０と対向電極３で形成される電
池の起電圧である。次いでステップＳ２で印加電圧をＯ
Ｖとする。これにより電圧計１４を短絡した場合と等価
となり、第３図（ｂ）に示すように半導体基板１ｏと対
向電極３との間に短絡電流が流れる（領域ｂ）。

その後、領域Ｃに示すようにステップＳ３で半導体基板
１０への印加電圧ｖ１を上昇させる（印加電圧を走査す
る）。これに伴ってＰ型シリコン基板１１の電圧ｖ２も
上昇し、Ｐ型シリコン基板１１のエツチングが行われる
。また印加電圧ｖ１の上昇に伴い電流も増加する。次に
コントローラ８は、ステップＳ４において、電流計７の
検出結果を読み込み、次いでステップＳ５で電流値が急
激に減少したか否かを判定する。すなわち、半導体基板
１０への印加電圧が上昇し、これに伴ってＰ型シリコン
基板１１の電圧が所定値に達すると、Ｐ型シリコン基板
１１の表面が陽極酸化膜で覆われるため、半導体基板１
０および対向電極３間の電流は急激に減少し、これによ
りＰ型シリコン基板１１のエツチングは停止する。

この電流の急激な減少によりステップＳ５が肯定される
とステップＳ６に進み、否定されると肯定されるまでス
テップ８３〜Ｓ５の処理を繰り返し、その後、ステップ
Ｓ６に進む。ステップＳ６では、電圧計５，６のこの時
点での検出結果、すなわち、半導体基板１０への印加電
圧ｖ４およびＰ型シリコン基板１１の電圧Ｖ２を読み込
む。

第３図（ａ）、（ｂ）の例では、領域Ｃに示すように印
加電圧Ｖ工が約６■に達したときに陽極酸化膜が形成さ
れて電流が激減し、このときのＰ型シリコン基板１１の
電圧ｖ２は約３．７ｖとなっている。一般に、この陽極
酸化膜が形成される電圧は、Ｎ型シリコン基板の方がＰ
型シリコン基板よりも０．１〜０．３ｖ高い。したがっ
てこの場合、Ｐ型シリコン基板１１のみを選択的にエツ
チングするための印加電圧■、は、Ｐ型シリコン基板１
１のエツチングが停止する６ｖ以下であり、かつＮ型２
９３２層１２のエツチングが停止する３、６ｖ以上にす
ればよいことになる。

次いで処理はステップＳ７に進み、電源４の出力を開放
する。これによりＰ型シリコン基板１１の表面に形成さ
れた酸化膜が徐々に溶解し、半１体基板１０への印加電
圧が−０，４５ＶとなってＰ型シリコン基板１１の自然
溶解が進行する（領域ｄ）。

その後、ステップＳ８で印加電圧を再び上昇させ（領域
ｅ）、その値をステップＳ５で読み込んだ値ｖ１および
ｖ２の間の値に固定する。第３図（ａ）、（ｂ）の例で
は、領域ｅに示すように、この電圧値を５．ＯＶに設定
している。これにより、Ｐ型シリコン基板１１のエツチ
ングが進行しＮ型シリコ２Ｍ１２が露出すると、その表
面の陽極酸化により酸化電流が流れるため、領域ｆに示
すように電流が増加する。その後、この酸化電流により
、露出したＮ型２９３２層１２の表面に酸化被膜が形成
されるので、電流は急激に減少し、この酸化被膜がマス
クとなってＮ型シリコン基板１２のエツチングは行われ
ない。これにより、第４図に示すようにＰ型シリコン基
板１１のみが選択的にエツチングされる。

なお１以上説明した実施例の半導体基板１０はＰＮ接合
でありかつ逆バイアス電圧が印加されているから、Ｐ型
シリコン基板１１の電圧はＮ型シリコン基板１２の印加
電圧よりも必ず低くなる。

したがって、Ｐ型シリコン基板１１の電圧をモニタする
ための金属膜１４．樹脂膜１５．ｆｆｌ圧計６を省略し
、Ｐ型シリコン基板１１のエツチングが停止する（電流
が激減する）ときの印加電圧のみモニタし、この電圧値
を印加電圧の上限値として、印加電圧を制御することも
可能である。

−第２の実施例− 次に、第５図〜第７図（ａ）、（ｂ）に基づいて本発明
の第２の実施例を説明する。なお、第１図と同様な箇所
には同一の符号を付す。

第５図は本実施例における電解エツチング装置を示し、
エツチング液２に浸漬された半導体基板１０および対向
電極３は、ポテンショスタット２１の＋側端子および一
側端子にそれぞれ接続されている。またエツチング液中
には、銀塩化銀（Ａｇ／ＡｇＣＱ　）から成る比較電極
２２も浸漬され、この比較電極２２に対する半導体基板
１０の電位を電圧計２３で検知できるようになっている
。

半導体基板１０への印加電圧を検出する電圧計５、半導
体基板１０の基準電極２２に対する電位を検出する電圧
計２３、および電圧印加により発生する電流を検出する
電流計７は、コントローラ８に接続され、コントローラ
８は後述するように。

電流計７の検出結果からポテンショスタット２１を制御
して半導体基板１０への印加電圧を調節する。

第６図にＰ型およびＮ型シリコン基板それぞれ単独の電
流−電位特性、エツチング速度−電位特性を示す。

第６図において、基板電位が増加すると電流も増加し、
Ｎ型シリコン基板の場合、基板電位が約−０、９５Ｖｖ
ｓ　Ａｇ／　ＡｇＣｎ以上になると電流は急激に低下す
る。また同様にＰ型シリコン基板の場合は、電位が約−
〇　、　７５　Ｖｖｓ　Ａｇ／　ＡｇＣｎ以上になると
電流は急激に減少する。これは、基板電位の増加に伴い
酸化電流が発生して基板表面に陽極酸化膜が形成される
ためであり、この電流が減少し始めるときの電位を不働
態化電位と呼ぶ。

このようにＮ型シリコン層の不働態化電位は、Ｐ型シリ
コン基板の不働態化電位よりも約０．２Ｖｖｓ　Ａｇ／
ＡｇＣＱだけ低い。

ここで、第５図に示す実施例では、半導体基板１０がＰ
Ｎ接合であり逆バイアスされているから、半導体基板１
０のＰ型シリコン基板１１のみを選択的にエツチングす
る場合の基板電位の下限は、Ｎ型シリコ２層１２の不働
態化電位、すなわち−０、９５Ｖｖｓ　Ａｇ／　ＡｇＣ
Ｑで一定である。したがって、ＰＮ接合のリーク等に起
因して変動する基板固有の基板電位上限値を始めに決定
し、この上限値と一〇、９５Ｖの間の基板電位となるよ
うに印加電圧を制御すればよい。

そこで、コントローラ８により半導体基板１０の電位が
例えば第７図に示す値となるように印加電圧を制御する
。ここで、第７図（ａ）は印加電圧および半導体基板１
０の電位の時間的変化を、第７図（ｂ）は電流の時間的
変化をそれぞれ示しており、第７図（、）では実線が印
加電圧を、破線が半導体基板１０の比較電極２２に対す
る電位をそれぞれ示している。

まず、上述したと同様に電源２１を開放しく領域ａ）た
後、Ｏｖを印加する（領域ｂ）。次に領域Ｃに示すよう
に印加電圧を変化させて電位を一ヒ昇させる（印加電圧
を走査する）。これにより電流も図の如く上昇する。印
加電圧が約５ｖ、基板電位が約−〇、３Ｖまで上昇する
と、Ｐ型シリコン基板１１に陽極酸化膜が形成されるた
め電流は急激に減少する。コントローラ８は、このとき
の電位−〇、３Ｖを記憶する。

その後、領域ｄにおいて電源を開放してから領域ｅで印
加電圧を再び上昇させ、領域ｆにおいて基板電位が一〇
、９５Ｖと−０，３ｖの中間値−０，６Ｖとなるように
印加電圧を制御する。

したがって、領域ｆの特性曲線に示すとおり、Ｐ型シリ
コン基板１１のエツチングが進みＮ型シリコン基板１２
が露出するときに流れる酸化電流により電圧降下が生じ
ても、基板電位が一定となるように印加電圧が増加し、
基板電位は一〇、６Ｖ一定とされる。

以上の実施例によれば、エツチング液中の比較電極２２
に対する半導体基板１０の電位が略一定となるようにし
たので、エツチング液の種類２組成、濃度、劣化等に拘
らずＰ型シリコン基板１１を選択的にエツチングするこ
とができる。また、上述したように基板電位を一定に制
御する方式であるから、上述したとおりＮ型シリコン基
板が露出する直前のようにエツチング面積が大幅に変る
場合、あるいはエツチング面積の異なる半導体基板の連
続的なエツチングの場合のように電流が大きく変化する
ときでも、電圧降下に伴う影響を受けないという効果も
ある。

なお、第１および第２の実施例において、印加電圧や半
導体基板電位の走査波形を関数発生器にて得ることがで
きるから、以上の一連の走査を自動化するのも容易であ
る。

Ｇ６発明の効果 請求項１の発明では、電圧印加に伴って流れる電流の変
化からエツチングを行う層に陽極酸化膜が形成されたこ
とを検知し、このときの印加電圧とエツチングを行う層
の電圧とに基づいてエツチングを行う際の印加電圧を決
定するようにした。

また、請求項２の発明では、電圧印加に伴って流れる電
流の変化からエツチングを行う層に陽極酸化膜が形成さ
れたことを検知するとともに、このときの電解液中の比
較電極に対する半導体栽板の電位を検出し、エツチング
の際の半導体基板の電位が、この検出された電位よりも
小さく、かつエツチングを行わない層に陽極酸化膜が形
成される電位よりも大きくなるように印加電圧を制御す
るようにした。したがって、本発明によれば半導体基板
内の欠陥の有無に拘らず、さらには電解液の種類２組成
、ａ度、劣化の程度に拘らず正確にエツチングを施した
い層のみを選択的にエツチングすることができ、歩溜り
の向上に寄与する。また、エツチング途中において電流
が大幅に変動する場合でも、半導体基板電位が一定とさ
れるから電圧降下による影響を受けない。さらに、自動
化が容易に行えるから、これによっても再現性に優れ、
歩溜りの向上したエツチングプロセスが提供できる。

【図面の簡単な説明】

第１図〜第４図は本発明の第１の実施例を示し、第１図
は電解エツチング装置を示す図、第２図はエツチングの
処理手順を示すフローチャート、第３図（ａ）、（ｂ）
は各電圧および電流の時間的変化を示す図、第４図は半
導体基板のエツチング状態を示す図である。 第５図〜第７図（ａ）、（ｂ）は本発明の第２の実施例
を示し、第５図は電解エツチング装置を示す図、第６図
はＮ型シリコン基板およびＰ型シリコン基板における電
流−電位特性、エツチング速度−電位特性を示す図、第
７図（ａ）は印加電圧および電位の時間的変化を、第７
図（ｂ）は電流の時間的変化をそれぞれ示す図である。 ２：エツチング液　　　３：対向電極 ４：ｆｌ！源 ５．６，２３：電圧計　　７＝電流計 ８：コントローラ　　１０：半導体基板１１：Ｐ型シリ
コン基板 １２：Ｎ型シリコン層 ２１：ポテンショスタット 特許出願人　　日産自動車株式会社 代理人弁理士　　　永　井　冬　紀 １２Ｎ型シリコン層 第１図 第２図 第４図 第３図 第５図

Claims (1)

1. 【特許請求の範囲】 １）第１の導電型層とこの第１の導電型層と逆導電型の
   第２の導電型層とを有する半導体基板を対向電極ととも
   に電解液中に浸漬し、第１の導電型層に電圧を印加しつ
   つ第２の導電型層を選択的にエッチングするにあたり、 前記第１の導電型層への印加電圧を走査し、該電圧印加
   に伴って半導体基板と対向電極との間に流れる電流が急
   変することを検知し、 そのときの印加電圧および前記第２の導電型層と前記対
   向電極との間の電圧を検出し、 これらの検出結果に基づいて決定された電圧を前記第１
   の導電型層に印加してエッチングを行うことを特徴とす
   る半導体基板のエッチング方法。 ２）第１の導電型層とこの第１の導電型層と逆導電型の
   第２の導電型層とを有する半導体基板を対向電極および
   比較電極とともに電解液中に浸漬し、第１の導電型層に
   電圧を印加しつつ第２の導電型層を選択的にエッチング
   するにあたり、前記第１の導電型層への印加電圧を走査
   し、該電圧印加に伴って半導体基板と対向電極との間に
   流れる電流が急変することを検知し、 そのときの前記半導体基板の前記比較電極に対する電位
   を検出し、 該電位が、この検出値よりも小さく、かつ前記第１の導
   電型層に陽極酸化膜が形成される値よりも大きい値とな
   るように前記印加電圧を制御してエッチングを行うこと
   を特徴とする半導体基板のエッチング方法。