JPH0271328A - Control system for branching history table - Google Patents
Control system for branching history tableInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置の分岐命令処理に関し、特に、
分岐ヒストリーテーブルのリプレース方式〔従来の技術
〕
従来、この種の情報処理装置では、セットアソンアティ
ブ方式を採用した分岐ヒストリーテーブルのリプレース
方式として、ＬＲＵ（ＬｅａｓｔＲｅｃｅｔｒｙ Ｕ
ｓｅｄ）方式が、またはＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ
Ｆｉｒｓｔ ０ｕｔ）方式が知られている（例え
ば、特開昭５９−１７７８５３号公報）。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to branch instruction processing of an information processing device, and in particular,
Branch History Table Replacement Method [Prior Art] Conventionally, in this type of information processing device, as a branch history table replacement method that adopts a set-a-sonactive method, LRU (Least Recetry U
sed) method or FIFO (First In
A method (for example, Japanese Patent Laid-Open No. 177853/1983) is known.
しかしながら、一般の動作環境を考えてみると、オペレ
ーティングシステム（Ｏ８）と、ｏｓに制御されるユー
ザープログラムとが同じ処理装置で処理される。そのた
め、従来技術では、分岐ヒストリーテーブル（ＢＨＴ）
のリプレースを行う時に、ユーザープログラム上の分岐
命令の登録のために、走行頻度の高いＯ８上のテーブル
をリプレスしてしまうことがあり、そのために分岐予測
が効果的に行なえず、性能が低下してしまうという欠点
がある。However, when considering a general operating environment, the operating system (O8) and user programs controlled by the OS are processed by the same processing device. Therefore, in the conventional technology, branch history table (BHT)
When replacing , a table on O8 that is frequently used may be repressed in order to register branch instructions in the user program, which prevents branch prediction from being performed effectively and degrades performance. It has the disadvantage of being
また、計算機のａ効利用のため、仮想計算機機能が用い
られているが、このような運用形態では、スレーブジョ
ブ、ジョブを制御するｆＯ８１了Ｏ５を管理する親Ｏ８
がある。即ち、ｒｏｓ、親Ｏ８か同一処理装置で処理さ
れる。このため、従来技術では、ＢＨＴのリプレースを
行う時に、スレーブジョブやｒｏｓ上の分岐管理のため
に、走行頻度の高い親Ｏ８（仮想計ｐ機モニタ・ＶＭＭ
）のテーブルをリプレースしてしまうことかあり、その
ために分岐１’１ｉｆｌｌか効果的に７１なえず、性能
か低ドしてしまうという欠点がある。In addition, a virtual computer function is used to make efficient use of the computer, but in this type of operation, the slave job, the parent O8 that manages the fO81 and the O5 that control the job,
There is. That is, ros and parent O8 are processed by the same processing device. For this reason, in the conventional technology, when replacing the BHT, the parent O8 (virtual machine p machine monitor/VMM
) may be replaced, which has the disadvantage that the branch 1'1ifll will not be effectively deleted and the performance will be degraded.
本発明によれば、分岐命令のアドレスと分岐先アドレス
とを対にして記憶し、七ノドアソシアティブ方式により
分岐先を’Ｆ ＡＩＩＪする分岐ヒストリーテーブルを
備え、命令の先取りを行う情報処理装置に於いて、
前記分岐ヒストリーテーブルは複数のレベルを持ち、
前記分岐ヒストリーテーブルに前記分岐命令が実行され
る仮想空間番号を登録する手段と、前記分岐命令のアド
レスにより前記分岐ヒストリーテーブルより前記仮想空
間番号を読出す手段と、
前記読出された仮想空間番号により前記分岐ヒストリー
テーブルの書込みレベルを制御する手段とを有すること
を特徴とする分岐ヒストリーテーブル制御ｈ゛式か得ら
れる。According to the present invention, an information processing device that prefetches instructions is provided with a branch history table that stores the address of a branch instruction and a branch destination address as a pair, and performs 'F AIIJ' of the branch destination using a seven-node associative method. The branch history table has a plurality of levels, and means for registering a virtual space number in which the branch instruction is executed in the branch history table, and means for registering the virtual space number from the branch history table according to the address of the branch instruction. A branch history table control method is obtained which is characterized by comprising: reading means; and means for controlling the writing level of the branch history table based on the read virtual space number.
又、本発明によれば、分岐命令のアドレスと分岐先アド
レスとを対にして記憶し、セットアソンアティブ方式に
より分岐先をｆ・測する分岐ヒストリーテーブルを備え
、命令の先取りを行う情報処理装置に於いて、
前記分岐ヒストリーテーブルは複数のレベルを持ち、
前記分岐ヒストリーテーブルに前記分岐命令が実行され
る仮想計算機番号を登録する手段と、前記分岐命令のア
ドレスにより前記分岐ヒストリーテーブルより前記仮想
計算機番号を読出す手段と、
前記読出された仮想計算機番号により前記分岐ヒストリ
ーテーブルの書込みレベルを制御する手段とを有するこ
とを特徴とする分岐ヒストリーテーブル制御方式が得ら
れる。Further, according to the present invention, there is provided an information processing apparatus that prefetches instructions and includes a branch history table that stores the address of a branch instruction and a branch destination address as a pair and measures the branch destination using a set-a-sonactive method. The branch history table has a plurality of levels, and means for registering a virtual machine number on which the branch instruction is executed in the branch history table, and means for registering a virtual machine number on which the branch instruction is executed in the branch history table, A branch history table control method is obtained, comprising: means for reading a number; and means for controlling a write level of the branch history table based on the read virtual machine number.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図を参照すると、本発明の第１の実施例による分岐
ヒストリーテーブル制御方式が適用される情報処理装置
は、アドレスレジスタ（ＡＤＲ）１、ライトレジスタ（
ＷＲ）２ａ、２ｂ、２ｃ。Referring to FIG. 1, the information processing apparatus to which the branch history table control method according to the first embodiment of the present invention is applied includes an address register (ADR) 1, a write register (
WR) 2a, 2b, 2c.
分岐ヒストリーテーブル（ＢＨＴ）３ａ、３ｂ。Branch history table (BHT) 3a, 3b.
３ｃ、ＬＲＵ回路４、セレクタ５、比較器６ａ。3c, LRU circuit 4, selector 5, comparator 6a.
６ｂ、リードレジスタ（ＲＤＲ）７、制御回路（ＣＯＮ
Ｔ）８、及びセレクタ９を有する。6b, read register (RDR) 7, control circuit (CON
T) 8 and a selector 9.
先ず、通常の動作について説明する。First, normal operation will be explained.
ＡＤＲｌにセットされた命令取出しアドレスにより、Ｂ
ＨＴ３ａ、３ｂがアクセスされる。ＢＨＴ３ａはアドレ
ス部で、ＡＤＲｌとＢＨＴ３ａの出力が比較器６ａ、６
ｂにより比較される。一致が検出されると、各々に対応
したＢＨＴ３ｂから出力される分岐アドレスがＲＤＲ７
にセットされる。ＲＤＲ７の出力は、セレクタ９により
選択され、予測命令取出しアドレスとして用いられる。B by the instruction fetch address set in ADRl.
HT3a, 3b are accessed. BHT3a is an address section, and the outputs of ADRl and BHT3a are sent to comparators 6a and 6.
b. When a match is detected, the branch address output from the corresponding BHT3b is set to RDR7.
is set to The output of RDR7 is selected by selector 9 and used as a predicted instruction fetch address.
分岐命令を登録する時は、登録すべき分岐命令アドレス
かＷ Ｒ２ａにセットされ、セレクタ５により選択され
、ＢＨＴ３ａ、３ｂ、３ｃをアクセスする。この時、Ｗ
Ｒ２ｂには、分岐先アドレスかセットされ、また、Ｗ
Ｒ２ｃには、分岐命令が実行される仮想空間番号（ＷＳ
３）がセットされる。When registering a branch instruction, the branch instruction address to be registered is set in WR2a, selected by selector 5, and BHTs 3a, 3b, and 3c are accessed. At this time, W
A branch destination address is set in R2b, and W
R2c contains the virtual space number (WS
3) is set.
第２図を盗賊すると、ＢＨＴのエントリのフォーマット
が示されている。第２図において、ＷＳｌｏｌ、２はＯ
８空間番号とする。ＷＲ２ａ。Referring to FIG. 2, the format of the BHT entry is shown. In Figure 2, WSlol, 2 is O
8 space number. WR2a.
２３ ２Ｃの内容をＢＨＴ３ａ、３ｂ、３ｃにセットす
ると同時に、釘効ビット（Ｖビット）もセットされる。At the same time as setting the contents of 232C to BHT3a, 3b, and 3c, the nail effect bit (V bit) is also set.
ここで、エントリーのリプレース時の動作について説明
する。Here, the operation when replacing an entry will be explained.
登録アドレスがＷＲ２ａにセットされ、セレクタ５によ
り選択され、ＢＨＴ３ａ、３ｂ、３ｃがアクセスされる
。ここて、ＢＨＴ２ａの出力により、２つのレベルのＶ
ビット−１が判定されると、リプレースレベルを決定し
なければならない。同時に、Ｗ Ｒ２ａの出力でＬＲＵ
Ｍ路４がアクセスされ、どのレベルが最もアクセスされ
ていないかがチエツクされる。ここで、ＬＲＵが０の時
は、レベル０かリプレース対象、１の１１．ｆは、レベ
ル１かリプレース７・１象とする。ずなイ）ち、Ｃ０Ｎ
Ｔ８により、ＬＲＵ回路４、Ｂ ＨＴ ’３ ＣＳＢ
ＨＴ ３ａのＶビットの出力が判定され、リプレースレ
ベルが決定される。The registered address is set in WR2a, selected by selector 5, and BHT3a, 3b, and 3c are accessed. Here, there are two levels of V due to the output of BHT2a.
If bit-1 is determined, a replacement level must be determined. At the same time, LRU is output from W R2a.
M path 4 is accessed and it is checked which level is least accessed. Here, when LRU is 0, level 0 or replacement target, 11. Let f be level 1 or replace 7.1 elephant. Zunai) Chi, C0N
By T8, LRU circuit 4, B HT '3 CSB
The output of the V bit of HT 3a is determined, and the replacement level is determined.
この判定は、Ｃ０ＮＴ８により、第３図に示すフローチ
ャートに従って決定される。第３図において、Ｘｉ （
ｉ＝０．１）の１はレベルを表し、ＶｉはＶビット、Ｗ
ＳｉはＷＳ３、及びＷＳ ＃ ０゜１．２はＯＳエリア
を示す。This determination is made by C0NT8 according to the flowchart shown in FIG. In Figure 3, Xi (
1 in i=0.1) represents the level, Vi is the V bit, W
Si indicates WS3, and WS #0°1.2 indicates the OS area.
第４図を参照すると、本発明の第２の実施例による分岐
ヒストリーテーブル制御方式か適用される情報処理装置
は、第１図のＷＲ２ｃ、ＢＨＴ３ｃ、及びＣ０ＮＴ８が
それぞれＷＲ２’ｃ、ＢＩ（Ｔ３’Ｃ％及びＣ０ＮＴ８
’に変形されている点を除いて、第１図に示されたのも
のと同様の構成を何する。即ち、分岐命令を登録する時
に、第１図のＷ Ｒ２ｃには、分岐命令が実行される仮
想空間番号（ＷＳ３）がセットされるのに対して、第４
図のＷＲ２’Ｃには、分岐命令か実行される仮想Ｊ１算
機番号（ＶＭ＃）かセントされる。Referring to FIG. 4, in the information processing apparatus to which the branch history table control method according to the second embodiment of the present invention is applied, WR2c, BHT3c, and C0NT8 in FIG. C% and C0NT8
A configuration similar to that shown in FIG. 1, except that it has been modified to '. That is, when registering a branch instruction, the virtual space number (WS3) in which the branch instruction is executed is set in WR2c in FIG.
The virtual J1 machine number (VM#) on which a branch instruction is executed is stored in WR2'C in the figure.
第５図を参照すると、ＢＩＴのエントリのフォマットが
示されている。第５図において、ＶＭ＃０は、ＶＭＭの
ＶＭ＃とする。ＷＲ２ａ、２ｂ２′ ｃの内容をＢＨＴ
３ａ、 ３ｂ、３’ ｃにセットすると同時に、有
効ビット（Ｖビット）もセラ］・される。Referring to FIG. 5, the format of the BIT entries is shown. In FIG. 5, VM#0 is assumed to be VM# of VMM. BHT the contents of WR2a, 2b2'c
At the same time as setting bits 3a, 3b, and 3'c, the valid bit (V bit) is also set.
ここで、エントリーのリプレース時の動作について説明
する。Here, the operation when replacing an entry will be explained.
登録アドレスがＷ Ｒ２ａにセットされ、セレクタ５に
より選択され、ＢＨＴ３ａ、３ｂ、３’ ｃがアクセ
スされる。ここて、ＢＨＴ２ａの出力により、２つのレ
ベルのＶビット−１が判定されると、リプレースレベル
を決定しなければならない。The registered address is set in W R2a, selected by selector 5, and BHTs 3a, 3b, and 3'c are accessed. Here, when two levels of the V bit-1 are determined based on the output of the BHT 2a, a replacement level must be determined.
同時に、ＷＲ２ａの出力でＬＲＵ回路４かアクセスされ
、どのレベルが最もアクセスされていないかがチエツク
される。ここで、Ｌ ＲＵが０の時は、レベル０がリプ
レース対象、１の時は、レベル１がリプレース対象とす
る。すなわち、Ｃ０ＮＴ８′により、ＬＲＵ回路４、Ｂ
ＨＴ３’ ｃ、ＢＨＴ３ａのＶビットの出力か判定さ
れ、リプレースレベルが決定される。At the same time, the LRU circuit 4 is accessed by the output of WR 2a, and it is checked which level is least accessed. Here, when LRU is 0, level 0 is the replacement target, and when it is 1, level 1 is the replacement target. That is, by C0NT8', LRU circuit 4, B
It is determined whether the output is the V bit of HT3'c and BHT3a, and the replacement level is determined.
この判定は、Ｃ０ＮＴ８’ により、第６図に示すフロ
ーチャートに従って決定される。第６図において、Ｘｌ
（ｉ−０，１）の１はレベルを表し、ＶｉはＶビット、
ＶＭｉｌ；！ＶＭ＃、及びＶ Ｍ ＃ （１１，２はＶ
ＭＭを表す。This determination is made by C0NT8' according to the flowchart shown in FIG. In Figure 6, Xl
1 in (i-0,1) represents the level, Vi is the V bit,
VMil;! VM#, and VM# (11, 2 are V
Represents MM.
以上説明したように、本発明によれば、分岐命令が実行
される仮想空間番号により、分岐ヒストリーテーブルの
リプレースレベルの決定を制御することにより、ＯＳエ
リアの分岐命令を分岐ヒストリーテーブルより追い出す
ことを抑１１−シ、性能低下を抑１１−できる効果があ
る。As described above, according to the present invention, by controlling the determination of the replacement level of the branch history table based on the virtual space number in which the branch instruction is executed, it is possible to remove the branch instruction in the OS area from the branch history table. This has the effect of suppressing performance deterioration.
また、本発明によれば、分岐命令が実行される仮想計算
機番号により、分岐ヒストリーテーブルのリプレースレ
ベルの決定を制御することにより、ＶＭＭエリアの分岐
命令を分岐ヒストリーテーブルより追い出すことを抑Ｉ
Ｆ、シ、性能低下を抑止できる効果がある。Further, according to the present invention, by controlling the determination of the replacement level of the branch history table based on the virtual machine number on which the branch instruction is executed, it is possible to suppress the removal of branch instructions in the VMM area from the branch history table.
F, C, has the effect of suppressing performance degradation.
第１図は本発明の第１の実施例による分岐ヒストリーテ
ーブル制御方式が適用される情報処理装置の構成を示す
ブロック図、第２図は第１図中の分岐ヒストリーテーブ
ルの構成を示した図、第３図は本発明の第１の実施例に
よるリプレースレベルを決定する動作を説明するための
フローチャート、第４図は本発明の第２の実施例による
分岐ヒストリーテーブル制御方式が適用される情報処理
装置の構成を示すブロック図、第５図は第４図中の分岐
ヒストリーテーブルの構成を示した図、第６図は本発明
の第２の実施例によるリプレースレベルを決定する動作
を説明するためのフローチャートである。
］・・・アドレスレジスタ（ＡＤＲ） 、２ａ ２ｂ
２Ｃ，２’ Ｃ，、、ライトレジスタＣＷＲ） 、３
ａ。
３ｂ、３ｃ、３’ ｃ・・・分岐ヒストリーテーブル
（Ｂ）ＩＴ） 、４・・ＬＲＵ回路、５・・セレクタ、
６ａ、６ｂ・・・比較器、７・・リードレジスタ（ＲＤ
Ｒ） 、８．８’・・・制御回路（ＣＯＮＴ） 、９・
・セレクタ。FIG. 1 is a block diagram showing the configuration of an information processing device to which a branch history table control method according to the first embodiment of the present invention is applied, and FIG. 2 is a diagram showing the configuration of the branch history table in FIG. , FIG. 3 is a flowchart for explaining the operation of determining the replacement level according to the first embodiment of the present invention, and FIG. 4 is information to which the branch history table control method according to the second embodiment of the present invention is applied. FIG. 5 is a block diagram showing the configuration of the processing device, FIG. 5 is a diagram showing the configuration of the branch history table in FIG. 4, and FIG. 6 explains the operation of determining the replacement level according to the second embodiment of the present invention. This is a flowchart for ]...Address register (ADR), 2a 2b
2C, 2' C, , write register CWR) , 3
a. 3b, 3c, 3' c...Branch history table (B) IT), 4...LRU circuit, 5...Selector,
6a, 6b... Comparator, 7... Read register (RD
R), 8.8'... Control circuit (CONT), 9.
·selector.
Claims (1)
記憶し、セットアソシアティブ方式により分岐先を予測
する分岐ヒストリーテーブルを備え、命令の先取りを行
う情報処理装置に於いて、前記分岐ヒストリーテーブル
は複数のレベルを持ち、 前記分岐ヒストリーテーブルに前記分岐命令が実行され
る仮想空間番号を登録する手段と、前記分岐命令のアド
レスにより前記分岐ヒストリーテーブルより前記仮想空
間番号を読出す手段とを有し、 前記読出された仮想空間番号により前記分岐ヒストリー
テーブルの書込みレベルを制御することを特徴とする分
岐ヒストリーテーブル制御方式。 ２、分岐命令のアドレスと分岐先アドレスとを対にして
記憶し、セットアソシアティブ方式により分岐先を予測
する分岐ヒストリーテーブルを備え、命令の先取りを行
う情報処理装置に於いて、前記分岐ヒストリーテーブル
は複数のレベルを持ち、 前記分岐ヒストリーテーブルに前記分岐命令が実行され
る仮想計算機番号を登録する手段と、前記分岐命令のア
ドレスにより前記分岐ヒストリーテーブルより前記仮想
計算機番号を読出す手段とを有し、 前記読出された仮想計算機番号により前記分岐ヒストリ
ーテーブルの書込みレベルを制御することを特徴とする
分岐ヒストリーテーブル制御方式。[Claims] 1. An information processing device that prefetches instructions and includes a branch history table that stores a branch instruction address and a branch destination address in pairs and predicts a branch destination using a set associative method. , the branch history table has a plurality of levels, means for registering a virtual space number in which the branch instruction is executed in the branch history table, and means for reading the virtual space number from the branch history table according to the address of the branch instruction. A branch history table control method, comprising: means for outputting the virtual space number, and controlling a write level of the branch history table based on the read virtual space number. 2. In an information processing device that prefetches instructions and includes a branch history table that stores the address of a branch instruction and a branch destination address in pairs and predicts the branch destination using a set associative method, the branch history table is It has a plurality of levels, and includes means for registering a virtual machine number on which the branch instruction is executed in the branch history table, and means for reading the virtual machine number from the branch history table based on the address of the branch instruction. A branch history table control method, characterized in that a write level of the branch history table is controlled based on the read virtual machine number.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22229488A JPH0271328A (en) | 1988-09-07 | 1988-09-07 | Control system for branching history table |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22229488A JPH0271328A (en) | 1988-09-07 | 1988-09-07 | Control system for branching history table |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0271328A true JPH0271328A (en) | 1990-03-09 |
Family
ID=16780112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22229488A Pending JPH0271328A (en) | 1988-09-07 | 1988-09-07 | Control system for branching history table |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0271328A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011484A1 (en) * | 1996-09-13 | 1998-03-19 | Hitachi, Ltd. | Command processor having history memory |
| US6532534B1 (en) | 1998-12-10 | 2003-03-11 | Fujitsu Limited | Information processing apparatus provided with branch history with plurality of designation ways |
-
1988
- 1988-09-07 JP JP22229488A patent/JPH0271328A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011484A1 (en) * | 1996-09-13 | 1998-03-19 | Hitachi, Ltd. | Command processor having history memory |
| US6532534B1 (en) | 1998-12-10 | 2003-03-11 | Fujitsu Limited | Information processing apparatus provided with branch history with plurality of designation ways |
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