JPH0266800A

JPH0266800A - 集積回路

Info

Publication number: JPH0266800A
Application number: JP63217287A
Authority: JP
Inventors: Hiroyuki Suzuki; 鈴木　廣之
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-08-31
Filing date: 1988-08-31
Publication date: 1990-03-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、電気的消去可能な読み出し専用メモリ　（以
下ＥＥＦＲＯＭと記す）を内蔵したマイクロ・コンピュ
ータに関し、特にＥＥＰＲＯＭデータの誤り訂正または
誤り発見に関する。

従来の技術ＥＥＰＲＯＭの書き込み／消去の繰り返しにより生じる
メモリセルのビット不良を救済するために、エラー・コ
レクティング回路（以下ＥＣＣ回路と記す）が用いられ
ている。

第２図は、データ８ビツト、誤り検出用データ（以下チ
エツク・ビットと記す）４ビツトからなる一般的なＥＣ
Ｃ回路の構成を示す図である。

メモリ２０１　はＥＥＰＲＯＭのメモリセル本体であり
、１アドレスは８ビツトのデータと４ビツトのチエツク
・ビット合計１２ビツトで構成されている。センス・ア
ンプ２０２は、メモリ２０１　のデータを読み出すため
のものであり、メモ１Ｊ２０１のアドレスと同じ１２ピ
ントで構成されている。誤り検出回路２０３　は、セン
ス・アンプ２０２がメモｒ）２０１ヨり読み出した１２
ビツトのデータ（データ８ビツトおよびチエツク・ビッ
ト４ピント）を演算することにより、８ビツトのデータ
に誤りが含まれているかどうかを検出するだめの回路で
ある。センス・アンプ２０２の出力データと誤り検出回
路２０３の出力データにより、誤ったデータを誤り訂正
回路２０４で訂正し、訂正されたデータをデータ・ラッ
チ２０５へ出力する。このようにしてＥＥＰＲＯＭより
読み出されたデータが、誤りを含む場合は訂正されて、
データ・ラッチ２０５からデータバスラインに出力され
る。

次に、第２図を参照しながら上述のような回路の動作を
説明する。

第２図において、ＥＥＰＲＯＭのメモリセル本体である
メモリ２０１より、データＤ１〜Ｄ８およびチエツク・
ピッ）ＣＢＯ〜ＣＢ３がセンス・アンプ２０２に読み込
まれる。これらのデータは誤り検出回路２０３に人力さ
れる。ここで、メモ１Ｊ２０１のチエツク・ピントＣＢ
Ｏ〜ＣＢ３は、誤り検出回路２０３まて誤りなしにデー
タが読み込まれた場合に第３図に示した誤り検出回路の
一部である排他的論理和回路（Ｅｘｃｌｕｓｉｖｅ　Ｏ
ｒ　ｇａｔｅ；以下、ＥＯＲと記ず）３０１〜３０４の
出力Ａ−Ｄが、全てロウレベル（低電位二辺下”　Ｌ　
”と記す）を出力するように予め設定しておく。

即ち、第３図は、第２図に示したまうなＥＣＣ回路に適
用することのできる誤り検出回路き具体的な構成例であ
る。

第３図に示す回路において、ＥＯＲ３０１〜３０４の人
力Ｄ１〜Ｄ８、ＣＢＯ−Ｃ８４はセンス・アンプ２の出
力である。ＥＯＲ３［１１〜３０４の出力Ａ〜Ｄは、こ
の誤り検出回路の一部であるＮＡＮＤ回路３０５〜３１
２　に人力される。該ＮＡＮＤ回路３０５〜３１２の出
力Ｐ１〜Ｐ８は第２図の誤り検出回路２０３の出力Ｐ１
〜Ｐ８に対応するが、これらのうち誤りの含まれるビッ
トがハイ・レベル（高電位以下”Ｈ”と記す）に、正し
いピントが”Ｌ″′になる。これらとセンス・アンプ２
０２の出力Ｄ１〜Ｄ８が、第４図に示される誤り訂正回
路であるＥＯＲ４０１〜４０８に入力される。該誤り訂
正回路によりＥ　ＯＲ４０１〜４０８の出力Ｄ１〜Ｄ８
から訂正されたテ゛−夕が出力される。

今、ＥＥＰＲＯＭに書き込まれているデータが（ＤＩ−
Ｄ８）＝　（１旧旧旧０）であるとし、該データをセン
ス・アンプ２０２が読み出したときにＤ８が１から０に
反転、すなわち′Ｉ］′″から′Ｉ−″″に反転したと
する。この場合、第３図のＥ　ＯＲ３０１，３０４の出
力ＡおよびＤがＨ″′となるため、同図Ｎ　Ａ　Ｎ　Ｄ
３１２の出力Ｐ８が゛）１″″となる。このように、第
４図のＥ　ＯＲ４０８の入力Ｄ８、Ｒ８がそれぞれ′Ｌ
″、Ｈ′″となるため、出力Ｄ８は”Ｈ″″即ち１″と
なり誤りが訂正される。

発明が解決しようとする課題上述のように、従来のＥＥＦＲＯＭではＥＣＣ回路等を
付加することによってビット誤りの救済を行っていた。

しかしながら、マイクロ・コンピュータ等に内蔵される
ような小容量のＥＥＦＲＯＭに対してＥＣＣ回路等を付
加すると、ＥＣＣ回路が大きな面積を占めることになる
ので、回路の小型化という観点からは非常に不利である
。

そこで、本発明は、上記従来技術の問題点を解決し、Ｅ
ＣＣ回路なしにビア）誤りの救済が可能な新規なＥＥＰ
ＲＯＭを提供することにある。

課題を解決するだめの手段即ち、本発明に従い、同一半導体基板上に形成された電
気的消去可能な読み出し専用メモリと中央処理装置と読
み出し専用メモリとを備えた集積回路において、該電気
的消去可能な読み出し専用メモリが誤り検出用または誤
り訂正用のデータ格納領域を備え、且つ、該読み出し専
用メモリが、該電気的消去可能な読み出し専用メモリ上
のデータの誤り検出または誤り訂正を行うプログラムを
格納し、該電気的消去可能な読み出し専用メモリに格納
された誤り検出用または誤り訂正用のデータを使用して
、該読み出し専用メモリ上のビット誤りを補償する機能
を有することを特徴とする特積回路が提供される。

作用前述のように、従来のＥＥＦＲＯＭでは、ＥＣＣ回路を
付加することによってビット誤りの救済を行っていたが
、このために回路規模の拡大が避けられなかった。これ
に対して、本発明に係るＥＥＰＲＯＭは、ビット誤りの
救済をプロクラムによって処理することのできる機能を
備えており、付加的な回路を使用することなく有効なビ
ット誤りの救済を行うことができ、このために回路の規
模が拡大することもない。

以下に図面を参照して本発明をより具体的に詳述するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。

実施例第１図は、本発明の一実施例である集積回路の構成図で
ある。データ・セル・アレイ１０１．チエツク・ビット
・セル・アレイ１０２　は、共にデータを格納するト〕
Ｅ　Ｐ　ＲＯＭの一部である。データ・セレクタ１０４
において、データ・セル・アレイ１０１、チエツク・ビ
ット・セル・アレイ１０２より出力されるデータのいず
れを読み出すかが、データ・セレクト信号１０３により
切り替えられる。データ・セレクタ１０４の出力は、セ
ンス・アンプ１０５により読み出され、データ・ランチ
１０６に出力される。データ・ラッチ１０６により読み
出されたテ。

−タは、中央処理装置で次に示す処理を行うことにより
、最終的にデータ補正されてレジスタに格納される。次
にこのデータ処理の一例について詳細に説明する。

以下のデータ処理は、単一誤り訂正コードとして知られ
るハミングコードを利用したものである。

ここでは、データビット数８ビツト、チエツク・ビット
数４ビア）の場合のハミングコードの生成法および誤り
ビット訂正法を説明する。

ハミングコードの検査行列Ｈおよび符号Ｃは、０以外の
４けた（チエツク・ピントのビット数）の２進数を列に
８＋４＝１２個（データビット数とチエツク・ビット数
の和）を１から順に１２まで並べた次の形で与えられる
。

Ｃ−（ｐ１ｐ２ｂＩｐ３ｂ２ｂ３ｂ４ｐ、ｂ５ｂ６ｂ７
ｂ８）〔ここで、ｐ１ｐ２ｐ３ｐ４はチエツク・ビット
、ｂ、ｂ２ｂ３ｂ４ｂ、ｂ６ｂ７ｂ８はデータビットを
示す〕次に、チエツク・ビットの生成法を示す。データ
ピントが与えられたとき、チエツク・ビットは検査行列
Ｈの対応する１の場所のビットを加えて求められる。即
ち、ｐ、＝ｂ、＋ｂ２＋ｂ４＋ｂｓ十ｂ７ｐ２＝ｂ、＋ｂ３＋ｂ４＋ｂ６＋ｂ７ｐ３−ｂ２＋ｂ３＋ｂ４＋ｂ８ｐ、　＝ｂ５＋ｂ６＋ｂ７＋ｂ。

であり、こうして得られた符号Ｃがハミングコードであ
る。

例として（ｂ＋ｂ２ｂ３ｂ４ｂｓｂｅｂ７ｂｓ）　−（
１旧旧０１０）の場合、上式よりチエツク・ビット（Ｉ
］＋１）２１）３ｐ４）（１１１０）でありｃ−（１１
１１０１００１０１０）が得られる。このようにして得
られたデータを用いて誤り訂正を行う。たとえば、ｂ３
＝ｏに反転したとする。

ｃｅ−（１１１１０００旧旧０）このとき次のシンドロームＳを計算する。

得られたシンドロームと同じ値を持つ検査行列の位置が
１ビット誤った場所を示す。この例の場合５−（０１１
０）すなわちＨの６列目に等しいので、Ｃ，、の６ビツ
ト目を反転し誤りが訂正される。もしＳ２Ｏなら誤りが
発生しなかったことを示す。

このような処理のプ「フグラムをユーザ・プ■】グラム
と別に読み出し専用メモリに内蔵しておき、ユーザ゛の
プログラムでＥＥＰＲＯＭを読み出すときは必ずこの流
れのプログラムを実行するようにしておく。

本実施例では、誤り訂正コードとしてハミングコードを
用いているが、本発明の要旨を変更しない範囲において
、他の誤り訂正コードを用いることも可能である。また
、ハード構成においても、本発明の要旨を変更しない範
囲において、種々の設計変更を加えることも可能である
。

発明の詳細な説明したように、本発明に係るＥＥＰＲＯＭは、ビッ
ト誤りの救済をプログラムによって処理することのでき
る機能を備えており、付加的な回路を使用することなく
有効なビット誤りの救済を行うことができ、このために
回路の規模が拡大することもない。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成を示す概念図であり
、第２図は、従来の誤り訂正手段であったＥＣＣ回路の一
般的な構成を示す概念図であり、第３図は、第２図に示
したＥＣＣ回路の誤り検出回路の構成例であり、第４図は、第２図に示したＥＣＣ回路の誤り訂正回路の
構成例である。〔主な参照番号〕１０１　　・・・・データ・セル・アレイ、１０２　　
・・・・チエツク・ビット・セル・アレイ、１０３　　
・・・・デ゛−タ・セレクトイ言号、１０４　　・・・
・データ・セレクタ、１０５、２０２　　・・センスパ
ｒンプ、１０６、２０５　　・・データ・ラッチ、２０
１　　・・・・メモリ、２０３　　・・・・誤り検出回路、２０４　　・・・・誤り訂正回路、

Claims

【特許請求の範囲】　同一半導体基板上に形成された電気的消去可能な読み
出し専用メモリと中央処理装置と読み出し専用メモリと
を備えた集積回路において、該電気的消去可能な読み出し専用メモリが誤り検出用ま
たは誤り訂正用のデータ格納領域を備え、且つ、該読み
出し専用メモリが、該電気的消去可能な読み出し専用メ
モリ上のデータの誤り検出または誤り訂正を行うプログ
ラムを格納し、該電気的消去可能な読み出し専用メモリに格納された誤
り検出用または誤り訂正用のデータを使用して、該読み
出し専用メモリ上のビット誤りを補償する機能を有する
ことを特徴とする集積回路。