JPH0263217A - Bipolar logic circuit - Google Patents
Bipolar logic circuitInfo
- Publication number
- JPH0263217A JPH0263217A JP21431988A JP21431988A JPH0263217A JP H0263217 A JPH0263217 A JP H0263217A JP 21431988 A JP21431988 A JP 21431988A JP 21431988 A JP21431988 A JP 21431988A JP H0263217 A JPH0263217 A JP H0263217A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- conductive
- npn
- sbd
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003321 amplification Effects 0.000 abstract description 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 238000007599 discharging Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はバイポーラ論理回路に関し、特にバイポーラ
論理回路の出力部を提供するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to bipolar logic circuits, and particularly to providing an output section of a bipolar logic circuit.
従来のバイポーラ論理回路としては例えば′85三菱半
導体データブックバイポーラデジタル10(L8男’I
’L)編で、2−9頁に示されたものが知られている。An example of a conventional bipolar logic circuit is the '85 Mitsubishi Semiconductor Data Book Bipolar Digital 10 (L8 Male'I).
'L) edition, the one shown on pages 2-9 is known.
第2図は上記従来のLSTTLの出力部の等価回路を示
す回路図で、図において、(1)は高電位電源接続用端
子、(2)は低電位電源接続用端子、(3)は出力端子
である。(ロ)はロウまたはハイの論理出力を指定する
信号をベースに受ける8BDけnpn )うンジスタで
、そのコレクタは抵抗Qのを介して高電位電源接続用端
子(1)に接続されている。@および(至)はそれぞれ
ダーリント接続されたSBD寸npnトランジスタおよ
びnpn )ランジスタであり、等節約には1つのトラ
ンジスタ素子と考えることができ、SBD#npn)ラ
ンジスタ(ロ)の非導通忙対して導通し、出力端子(3
)を高電位側に選択的に接続するためのものである□
npn )ランジスタ(至)のエミッタは出力端子(3
)に接続され、SBDけnpn )ランジメタ0躇およ
びnpn )ランジスタ(至)のコレクタは互いに接続
されて抵抗(イ)を介して高電位電源接続用端子+1)
K接続されている。npn )ランジスタ0のベース
と出力端子(3)の間には抵抗(至)が接続されている
。a4は8BDけnpn )ランジスタα璋の導通に対
して導通し、出力端子(3)を低電位側に選択的に接続
するための8BD t# npn )ランジスタであp
lそのベースはBBDけnpn )ランジスタaυのエ
ミッタに、コレクタは出力端子(3)に、エミッタは低
電位電源接続用端子(2)にそれぞれ接続されている。Figure 2 is a circuit diagram showing an equivalent circuit of the output section of the conventional LSTTL, in which (1) is a high potential power supply connection terminal, (2) is a low potential power supply connection terminal, and (3) is an output. It is a terminal. (b) is an 8BD register which receives a signal designating a low or high logic output based on its base, and its collector is connected to a high potential power supply connection terminal (1) via a resistor Q. @ and (to) are Darlint-connected SBD size npn transistor and npn) transistor, respectively, and can be considered as one transistor element for equal savings. Continuity, output terminal (3
) to selectively connect to the high potential side □
npn) The emitter of the transistor (to) is the output terminal (3
), and the collectors of the SBD transistors (npn) and npn) are connected to each other and connected to the high potential power supply connection terminal +1) through the resistor (a).
K is connected. npn) A resistor (to) is connected between the base of transistor 0 and the output terminal (3). a4 is an 8BD t#npn) transistor that conducts with respect to the conduction of the 8BD transistor α and selectively connects the output terminal (3) to the low potential side.
Its base is connected to the emitter of the transistor aυ, its collector is connected to the output terminal (3), and its emitter is connected to the low potential power supply connection terminal (2).
(ト)はBBD付npn )ランジスタQ4の導通状態
から非導通状態への反転時にそのベース電荷を引き抜く
ための5BDltnpn)ランジスタでちゃ、そのベー
スおよびコレクタはそれぞれ抵抗@、@を介してSBD
けnpn )ランジスタα→のベースに接続され、その
エミッタは低電位電源接続用端子(2)にそれぞれ接続
されている。(G) is an npn with a BBD) 5BDltnpn) is a transistor for extracting the base charge when the transistor Q4 is inverted from a conductive state to a non-conductive state.
npn) is connected to the base of the transistor α→, and its emitters are respectively connected to the low potential power supply connection terminal (2).
次に回路の動作について説明する。まず、8BD#np
n)ランジスタODのベースにハイレベルの信号が入力
されると、SBDけnpn トランジスタ(ロ)は導通
と、なり、その結果BBD寸npn )ランジスタθ櫓
が導通して出力端子(3)から電流を吸い込むだめ、出
力端子(3)の電位はロウレベルとなる。これに伴いB
BD付npn )ランジスタαρのコレクタ電位が低下
するため、SBDけnpn )ランジスタ(2)、 n
pn )ランジスタ(至)は非導通状態となる。つぎに
、5BDftnpn)ランジスタα力のベースにロウレ
ベルの信号が入力されると、SBD ftn1)n ト
ランジスタ(ロ)は非導通となり、その結果SBDけn
pn ) 9ンジスタ(ロ)も非導通となる。このとき
SBD付npn )ランジスタ(至)の過渡的な導通に
よってSBD pf npn トランジスタ(ロ)のベ
ース電荷を引き抜くため、SBD付npn )ランジス
タa◆のターンオフ時間が速められる。また、SBDけ
npn )ランジスタ(ロ)の非導通罠伴いそのコレク
タ電位が上昇し、SBD付npn )ランジスタ(2)
およびnpn )ランジスタ(至)が導通するため、高
電位電源接続用端子(1)から抵抗□□□を介して出力
端子(3)に電流が供給され、出力端子(3)の電位は
ハイレベルと表る。Next, the operation of the circuit will be explained. First, 8BD#np
n) When a high level signal is input to the base of the transistor OD, the SBD transistor (B) becomes conductive, and as a result, the BBD transistor θ conducts and current flows from the output terminal (3). As a result, the potential of the output terminal (3) becomes low level. Along with this, B
npn with BD) Since the collector potential of transistor αρ decreases, SBD npn) transistor (2), n
pn ) transistor becomes non-conductive. Next, when a low level signal is input to the base of the 5BDftnpn) transistor α, the SBD ftn1)n transistor (b) becomes non-conductive, and as a result, the SBD
pn) 9 resistor (b) also becomes non-conductive. At this time, the base charge of the SBD pf npn transistor (b) is extracted by the transient conduction of the npn ) transistor with SBD (to), so that the turn-off time of the npn ) transistor a♦ with SBD is accelerated. In addition, due to the non-conduction trap of the SBD-equipped npn) transistor (b), its collector potential rises, and the SBD-equipped npn) transistor (2)
and npn) transistors (to) conduct, current is supplied from the high potential power supply connection terminal (1) to the output terminal (3) via the resistor □□□, and the potential of the output terminal (3) is at a high level. It is expressed as
従来のバイポーラ論理回路は以上のように構成されてい
たので、出力端子(3)の状態を高電位状態から圓電位
状態へ変化させる動作を速める手段としてnpn )ラ
ンジスタ(2)のベース電荷をSBD 1npn )ラ
ンジスタa4の導通と同時に抵抗(財)を介して抜く方
法をとっていたため、SBDけnpn トランジスタα
→が導通しロウレベルになるまではnph )ランシス
タ(至)のベース電荷を抜くことができず、npn ト
ランジスタ(至)のターンオフが遅くなるという問題点
があった。Since the conventional bipolar logic circuit was configured as described above, as a means to speed up the operation of changing the state of the output terminal (3) from the high potential state to the round potential state, the base charge of the npn transistor (2) was changed to SBD. 1npn) Since we used a method of turning on transistor a4 and simultaneously disconnecting it through a resistor, SBD and npn transistor α
There is a problem in that the base charge of the nph transistor cannot be discharged until → becomes conductive and becomes a low level, and the turn-off of the npn transistor becomes slow.
この発明は上記のような問題点を解消するためKなされ
たもので、npn )ランジスタ(至)のターンオフを
SBDけnpn )ランジスタαQの導通によシ行なう
ようにしたのではやくなシ、出力端子(3)の過渡電流
も少なくできるバイポーラ論理回路を得ることを目的と
する。This invention was made in order to solve the above-mentioned problems.The turn-off of the npn) transistor (to) is carried out by the conduction of the SBD and npn) transistor αQ, so that the output terminal can be quickly turned off. The object of the present invention is to obtain a bipolar logic circuit that can reduce the transient current (3).
〔課題を解決するための手段〕
この発明に係るバイポーラ論理回路は高電位点と低電位
点の間に接続され、出力端子のロウ、ハイを指定する信
号をベースに受けて、四つの指定に対して導通し、ハイ
の指定に対して非導通となるfJlのトランジスタと、
この第1のトランジスタの非導通に対して導通し、導通
に対して非導通となる第2のトランジスタおよび第3の
トランジスタと、第1のトランジスタの導通に対して導
通し、非導通に対して非導通となる第4のトランジスタ
および第5のトランジスタと、第4のトランジスタのコ
レクタと第2のトランジスタのベースとの間に接続され
たダイオードと、第4のトランジスタのベースと第1の
トランジスタのエンツタの間に接続された抵抗(ホ)を
設けたものである。[Means for Solving the Problems] A bipolar logic circuit according to the present invention is connected between a high potential point and a low potential point, receives a signal specifying low or high of an output terminal as a base, and outputs four specified signals. a transistor of fJl that is conductive when the signal is high and non-conductive when the signal is high;
A second transistor and a third transistor are conductive when the first transistor is non-conductive and non-conductive when the first transistor is conductive, and are conductive when the first transistor is conductive and are non-conductive when the first transistor is conductive. A fourth transistor and a fifth transistor that are non-conductive, a diode connected between the collector of the fourth transistor and the base of the second transistor, and a diode connected between the base of the fourth transistor and the base of the first transistor. A resistor (E) is connected between the connectors.
この発明のバイポーラ論理回路は第1のトランジスタの
導通に対して第5のトランジスタが導通し、第2および
第3のトランジスタが非導通となる一方で、第4のトラ
ンジスタが導通し、第2のトランジスタのベース電荷を
急速に抜くものである0
〔実施例〕
以下、この発明の一実施例を図について説明する。第1
図はこの発明によるバイポーラ論理回路の出力回路の一
実施例を示す回路図で、図中符号(ロ)、(イ)、(至
)、α→、(ト)、(ロ)、(財)、翰、(ハ)は第2
図の前記従来のものと同一のものである。因において、
0・は8BDけnpn )ランジスタ(ロ)の導通に対
して導通するSBD rtnpn )ランジスタであシ
、そのベースは8BD寸npn )ランジスタ(ロ)の
エミッタに抵抗(ホ)を介して接続され、コレクタはB
B D alを介してnpn )ランジスタ(至)の
ベースに接続されていて、エミッタは低電位電源接続端
子(2)に接続されている0
次に回路の動作について説明する。まず、8BDft
npn ) 9ンジスタ(ロ)のベースにロウレベルの
信号が入力されると、前記従来回路の場合と同様KsB
Djtnpn)ランジスタU、Q41.(10が非導通
となる。これに伴って、SBD 1lnpn )ランジ
スタ(ロ)のコレクタ電位が上昇するため、8BD f
f npn )ランジスタ(2)およびnpn )ラン
ジスタ(至)は導通する。In the bipolar logic circuit of the present invention, when the first transistor is conductive, the fifth transistor is conductive and the second and third transistors are non-conductive, while the fourth transistor is conductive and the second transistor is conductive. The base charge of the transistor is rapidly removed. [Embodiment] An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure is a circuit diagram showing an embodiment of the output circuit of a bipolar logic circuit according to the present invention, and the symbols in the figure are (b), (a), (to), α→, (g), (b), (goods). , 翰, (c) is the second
This is the same as the conventional one shown in the figure. For this reason,
0 is an SBD rtnpn ) transistor that conducts with respect to the conduction of the 8BD npn ) transistor (b), and its base is connected to the emitter of the 8BD npn ) transistor (b) via a resistor (e), Collector is B
It is connected to the base of the npn transistor (to) through B D al and the emitter is connected to the low potential power supply connection terminal (2). Next, the operation of the circuit will be explained. First, 8BDft
When a low level signal is input to the base of the npn) 9 register (b), KsB is input as in the case of the conventional circuit.
Djtnpn) transistor U, Q41. (10 becomes non-conductive. Along with this, the collector potential of the SBD 1lnpn) transistor (b) increases, so that 8BD f
f npn ) transistor (2) and npn ) transistor (to) are conductive.
したがって、高電位電源接続用端子(1)から抵抗(2
)を介して出力端子(3)に電流が供給され、出力端子
(3)の電位はハイレベルになる。一方、SBD#np
nトランジスタ(ロ)のベースにハイレベルの信号が入
力されると、前記従来回路の場合と同様にSBD付np
n )ランジスタ(ロ)は導通となシ、その結果BBD
寸npn )ランジスタα◆、αQが導通して出力端
子(3)の電位はロウレベルとなシ、出力端子(3)が
ハイレベルからロウレベルとなる。以上の動作におイテ
、SBD f4 npn )ランジスタ(ロ)のエミッ
タ電流はまずSBDトrnpn)ランジスタ(ト)を導
通状態にさせるにれにより、npn)ランジスタ(至)
のベース蓄積電荷をSBDけnpn )ランジスタ(ト
)の電流増幅率に応じて抜くことができる。また、8B
Dt#npnトランジスタ(ロ)のコレクタ・エミッタ
関電8EVcmを0.25V 、 SBD I′tnp
n )ランジスタ(2)のベース・エミッタ間電圧VB
12を0.75 V 、ダイオード0◇のアノード・カ
ソード間電圧VD31を0.5V、SBD吋npn ト
ランジスタQGのベース・コレクタ間電圧VBc16を
0.5Vと−iると、
Vcm11+Vmc16=0.25+0.5=0.75
V ・−−−−(1)V1m12+VD31 =
0.75+0.5=1.25V −−−−−(2)と
な9 、 vclil +Vac16とV1m12の電
位が同電位となることを防ぐためにダイオード01を接
続しである。Therefore, from the high potential power supply connection terminal (1) to the resistor (2
) is supplied to the output terminal (3), and the potential of the output terminal (3) becomes high level. On the other hand, SBD#np
When a high level signal is input to the base of the n transistor (b), the np with SBD
n) The transistor (b) is not conductive, resulting in BBD
(npn) The transistors α◆ and αQ become conductive and the potential of the output terminal (3) becomes low level, and the output terminal (3) changes from high level to low level. In accordance with the above operation, the emitter current of the SBD f4 npn) transistor (b) first becomes conductive by making the SBD transistor (g) conductive.
The charge accumulated in the base of the SBD can be removed according to the current amplification factor of the transistor (npn). Also, 8B
Dt#npn transistor (b) collector/emitter Kanden 8EVcm to 0.25V, SBD I'tnp
n) Base-emitter voltage VB of transistor (2)
12 is 0.75 V, the anode-cathode voltage VD31 of the diode 0◇ is 0.5 V, and the base-collector voltage VBc16 of the SBD⋅npn transistor QG is 0.5 V, then Vcm11+Vmc16=0.25+0. 5=0.75
V ・----(1) V1m12+VD31 =
0.75+0.5=1.25V ------(2) 9 In order to prevent the potentials of vclil +Vac16 and V1m12 from becoming the same potential, diode 01 is connected.
さらにSBDけnpn )ランジスタ(ロ)から8BD
付npn )ランジスタα呻のベースに供給される電流
の集中を防いでBnD寸n%)ランジスタα◆に充分な
ベース電流を供給するために、抵抗−を8BDけトラン
ジスタのベースと5BDftnpn)ランジスタ(ロ)
のエミッタとの間に接続している。In addition, 8BD from SBD (npn) transistor (b)
In order to prevent the concentration of current supplied to the base of the transistor α◆ and supply sufficient base current to the transistor α◆, a resistor is connected to the base of the 8BD transistor and the 5BDftnpn) transistor B)
is connected between the emitter of
また、上記実施例に用いられている5Bp0Dはpn接
合ダイオードとしてもよく、上記実施例と同様の効果を
奏する。Further, the 5Bp0D used in the above embodiment may be replaced with a pn junction diode, and the same effects as in the above embodiment can be obtained.
以上のように、この発明によれば、第1のトランジスタ
の導通に対して第4のトランジスタを導通させ、第2の
トランジスタのベース電荷を抜くように構成したので、
出力負荷容量に依存する事なく前記のベース電荷を抜く
ことができ、また、第2のトランジスタおよび第5のト
ランジスタの両者が導通している時間を短くできるとい
う効果がある。As described above, according to the present invention, the fourth transistor is made conductive when the first transistor is made conductive, and the base charge of the second transistor is drained.
The base charge can be removed without depending on the output load capacitance, and the time during which both the second transistor and the fifth transistor are conductive can be shortened.
第1図はこの発明によるバイポーラ論理回路の出力回路
の一実施例を示す回路図、第2図は従来のバイポーラ論
理回路の出力回路を示すt&!l路図である。
図において、(1)は高電位電源接続端子、(2)はは
磁位電源接続端子、(3)は出力端子、(ロ)、α→、
QIはそれぞれ8BDffnpn)ランジスタからなる
第1゜第5および第4のトランジスタ、(6)、Qlは
それぞれダーリント接続されたSBD寸npn )ラン
ジスタおよびnpn )ランジスタからなる第3.第2
0トランジスタ、
01)は8BD。
(1)は抵抗である。
第1図
なお、
図中、
同一符号は同一
または相当部分
を示す。FIG. 1 is a circuit diagram showing an embodiment of the output circuit of a bipolar logic circuit according to the present invention, and FIG. 2 is a circuit diagram showing an output circuit of a conventional bipolar logic circuit. This is a road map. In the figure, (1) is a high potential power supply connection terminal, (2) is a magnetic potential power supply connection terminal, (3) is an output terminal, (b), α→,
QI are the first, fifth and fourth transistors each consisting of an 8BDffnpn) transistor, (6), and the third . Second
0 transistor, 01) is 8BD. (1) is resistance. In Figure 1, the same reference numerals indicate the same or corresponding parts.
Claims (1)
択的に接続することによりロウおよびハイの論理出力を
行なうバイポーラ論理回路において、前記バイポーラ論
理回路の高電位点と低電位点の間に接続され、前記出力
端子のロウ、ハイを指定する信号をベースに受けて、ロ
ウの指定に対しては導通し、ハイの指定に対しては非導
通となる第1のトランジスタと、前記高電位点と前記出
力端子との間に接続され、前記第1のトランジスタの非
導通に対して導通し、導通に対して非導通となる第2の
トランジスタと、前記高電位点と前記第2のトランジス
タのベースに接続され、前記第1のトランジスタの非導
通に対して導通し、導通に対して非導通となる第3のト
ランジスタと、前記第2のトランジスタのベースと前記
低電位点との間に接続され、前記第1のトランジスタの
導通に対して導通し、非導通に対して非導通となる第4
のトランジスタと、前記出力端子と前記低電位点との間
に接続され、前記第1のトランジスタの導通に対して導
通し、非導通に対して非導通となる第5のトランジスタ
を備えたバイポーラ論理回路。In a bipolar logic circuit that performs low and high logic output by selectively connecting an output terminal to either a low potential point or a high potential point, there is a connection between the high potential point and the low potential point of the bipolar logic circuit. a first transistor connected to the output terminal, which receives a signal designating low or high at the output terminal and becomes conductive when designated as low and non-conductive when designated as high; and the high potential. a second transistor connected between the point and the output terminal, conductive when the first transistor is non-conductive, and non-conductive when the first transistor is conductive; and the high potential point and the second transistor. between the base of the second transistor and the low potential point; a fourth transistor connected to the first transistor, conductive when the first transistor is conductive, and non-conductive when the first transistor is non-conductive;
and a fifth transistor connected between the output terminal and the low potential point, conductive when the first transistor is conductive, and non-conductive when the first transistor is non-conductive. circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21431988A JPH0263217A (en) | 1988-08-29 | 1988-08-29 | Bipolar logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21431988A JPH0263217A (en) | 1988-08-29 | 1988-08-29 | Bipolar logic circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0263217A true JPH0263217A (en) | 1990-03-02 |
Family
ID=16653788
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21431988A Pending JPH0263217A (en) | 1988-08-29 | 1988-08-29 | Bipolar logic circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0263217A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6096402A (en) * | 1996-01-30 | 2000-08-01 | Hashimoto Forming Industry Co., Ltd. | Elongate composite member having a longitudinally varying cross-sectional shape, as well as method of, and apparatus for manufacturing the same |
-
1988
- 1988-08-29 JP JP21431988A patent/JPH0263217A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6096402A (en) * | 1996-01-30 | 2000-08-01 | Hashimoto Forming Industry Co., Ltd. | Elongate composite member having a longitudinally varying cross-sectional shape, as well as method of, and apparatus for manufacturing the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4885484A (en) | Voltage clamped differential to single ended converter circuit | |
US3024422A (en) | Circuit arrangement employing transistors | |
US4081695A (en) | Base drive boost circuit for improved fall time in bipolar transistor logic circuits | |
EP0026051B1 (en) | A fundamental logic circuit | |
US3868517A (en) | Low hysteresis threshold detector having controlled output slew rate | |
US3872323A (en) | Differential to single ended converter circuit | |
US3790817A (en) | Schottky clamped ttl circuit | |
US2927733A (en) | Gating circuits | |
US3124758A (en) | Transistor switching circuit responsive in push-pull | |
US4511809A (en) | Switch circuit having improved switching characteristics | |
JPH0263217A (en) | Bipolar logic circuit | |
US4446385A (en) | Voltage comparator with a wide common mode input voltage range | |
KR860000799B1 (en) | Switch circuit | |
JP2508488B2 (en) | Buffer circuit | |
US4185212A (en) | Level shifting circuit | |
JPS60153639A (en) | Gate reduced in mirror capacitance | |
JP2645596B2 (en) | Voltage detection circuit | |
JPH0767074B2 (en) | Output current drive circuit | |
US3728530A (en) | Binary to decimal converter circuit | |
JP2594063Y2 (en) | Driver circuit for pin electronics card | |
JP2797621B2 (en) | Comparator circuit | |
JPS62193318A (en) | Integrated circuit device | |
JPS63133719A (en) | Logic circuit | |
SU733022A1 (en) | Memory member | |
JPS6340915Y2 (en) |