JPH0261232B2 - - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、パルス幅変調方式のスイツチング電
源装置に係り、特に過渡的な動作状態のもとでト
ランスが飽和してスイツチング素子が破壊するこ
とを防止したものに関する。

＜従来の技術＞ パルス幅変調方式のスイツチング電源は、一次
側入力電圧をスイツチング素子を用いたスイツチ
ング回路でオンオフし、平滑化された二次側直流
出力が一定になるように前記スイツチング回路の
オンオフパルスのパルス幅を制御するようになつ
ている。この種のスイツチング電源回路において
は、トランスの磁気飽和はトランジスタ等のスイ
ツチング素子に過電流を流すことになるので、絶
対におきてはならない現象である。従つて、トラ
ンスを設計する場合、この点に充分注意する必要
がある。このことを一石式のスイツチング電源回
路を例にとつて説明する。

第１図は従来のパルス幅変調方式のスイツチン
グ電源回路の一構成を示す図である。図におい
て、Vinは入力電圧、Ｔ１はトランス、Ｌ１は一
次巻線、Ｌ２は二次巻線、Ｄ１，Ｄ２は整流用ダ
イオード、Ｌは平滑用コイル、Ｃ１は平滑用コン
デンサで、ＬとＣ１とで平滑回路を構成する。該
平滑回路の出力が電流出力Voutとなる。Ｕ１は
Voutをその一方の入力に基準電圧Vrを他方の入
力に受ける演算増幅器、１は該演算増幅器の出力
を受けその出力に応じた幅のパルスを出力するパ
ルス幅変調回路、２は該パルス幅変調回路の出力
を受ける駆動回路、Ｑ１は該駆動回路によつて駆
動され入力電圧Vinをオンオフするスイツチング
トランジスタである。

このように構成された装置の回路を次に説明す
る。入力電圧VinをトランジスタＱ１でオンオフ
し、その変化をトランスＴ１を介して二次側に伝
送する。伝送された二次側交流電圧をダイオード
Ｄ１，Ｄ２で整流し、次にコイルＬ、コンデンサ
Ｃ１よりなる平滑回路で平滑し、直流出力Vout
を得る。このとき、出力Voutを演算増幅器Ｕ１
で基準電圧Vrと比較しパルス幅変調する。この
変調出力は駆動回路２に入り、該駆動回路でトラ
ンジスタＱ１を駆動することによりフイードバツ
クをかけて出力を安定化する。

第２図はトランジスタＱ１のオンオフ状態を示
す図である。図のＨレベルがオン状態を、Ｌレベ
ルがオフ状態をそれぞれ示している。Ｔはスイツ
チング周期を示す。一定周期Ｔの間でオン時間ｔ
onを制御する。このとき、出力電圧は次式で
表される。

Vout＝｛ｔ on／Ｔ）・（n2／n1）・Vin (1) ここで、n1、n2はそれぞれ一次巻線Ｌ１、二
次巻線Ｌ２の巻数である。入力電圧Vinの値とし
ていは識別記号をそのまま用いた。オン時間ｔ
onはトランスの磁束をリセツトする時間が必要
となるため、通常（ｔ on／Ｔ）＜0.5に制限され
る。ｔ onの最大値をｔ on（max）とする。(1)
式よりＴ、n1、n2は固定定数となるから、ｔ
on・Vinが一定となるようにパルス幅制御が行わ
れることが解る。また、巻数n1、n2は入力電圧
Vinが最少になつたとき、オン時間ｔ onが最大
になるように決められ、然してデユーテイ比が最
大となるように決めることと同義となる。

第３図はトランスＴ１の磁束の状態を示す図で
ある。図中、縦軸は磁束密度Ｂを、横軸は磁界の
強さＨを示す。ΔBはスイツチング動作時におけ
る磁束の変化量を示すもので、次式で表される。

ΔB＝（Vin・ｔ on）／（n1・Ｓ） (2) ここで、Ｓはトランスコアの断面積である。磁
界は図に示すΔBの範囲でヒステリシスループを
描く。ここでもΔBは入力電圧Vinによらず一定
となる。通常動作時においては、次の関係が成り
立つ。

Vin・ｔ on＜Vin（max）・ｔ on（max） (3) ΔBは（Bmax−Bo）より十分小さい。ここ
で、Vin（max）は入力電圧Vinの最大値、Bmax
は磁束密度の最大値、Boは残留磁束密度である。

＜発明が解決しようとする課題＞ しかしながら、通常動作時はΔBは（Bmax−
Bo）より十分小さくなつていても、負荷急変や
過負荷のとき、制御の遅れから入力電圧Vin我高
いときは、過渡的に次の関係が成り立つことが考
えられる。

Vin・ｔ on≧Vin（max）・ｔ on（max） (4) そこで、トランスの設計に当たつては飽和を防
止するために、一次巻数n1が次の関係を満たす
ようにする必要がある。

（Bmax−Bo）＞ ｛Vin（max）・ｔ on（max）｝／（n1・
Ｓ）(5) 尤も、このことは入力電圧が広範囲になると一
次巻線Ｌ１の巻数n1が大きくなり、然して銅損
が増えたり、与えられた巻枠に巻ききれなくなつ
たりする課題が生じ、更にΔBと（Bmax−Bo）
の差が大きくなりすぎて利用効率の低下をもたら
すことになるという課題があつた。

本発明はこのような課題を解決したもので、過
負荷や負荷急変などの過渡的な状態において、ト
ランスの時間電圧積の増加を制限することによ
り、入力電圧の広範囲化とトランスの小形化を図
つたスイツチング電源回路を提供することを目的
とする。

＜課題を解決するための手段＞ このような目的を達成する本発明は、入力電圧
が印加される一次巻線を有するトランスと、この
一次巻線に接続され当該入力電圧をオンオフする
スイツチング素子と、このスイツチング素子によ
り当該トランスの二次巻線に誘起されるスイツチ
ング信号を整流平滑化する回路と、この整流平滑
化回路の出力電圧を所定の基準電圧と比較する比
較手段と、この比較手段で得られた誤差信号が小
さくなる方向に前記スイツチング素子のパルス幅
のデユーテイ比を制御するパルス幅制御回路とを
備えたスイツチング電源装置において、次の構成
としたものである。

即ち、前記スイツチング素子が導通したときに
前記トランスの二次側に現れる入力電圧に比例し
た電圧を検出し、この検出電圧を当該スイツチン
グ素子のスイツチング周期に比べて大きな時定数
で保持する入力電圧検出回路と、前記パルス幅制
御回路のデユーテイ比の制御可能な範囲のうち最
大値を前記トランスの磁気飽和する値以下に制限
し、かつ入力される制御電圧によつてこのデユー
テイ比に許容される最大値を制御するデユーテイ
比制限回路とを具備することを特徴とするもので
ある。

＜作用＞ 本発明の各構成要素はつぎの作用をする。入力
電圧検出回路は入力電圧を検出するもので、時定
数回路を備えている。デユーテイ比制限回路は、
当該入力電圧検出回路の出力信号をデユーテイ比
制限回路の制御電圧として入力して、前記入力電
圧が高くなるに応じてデユーテイ比の最大許容値
を小さくさせる。

この結果、スイツチング電源回路全体の動作と
して、定常状態ではデユーテイ比制限回路の出力
する最大値は比較器の誤差信号に比べて大きいか
ら、パルス幅制御回路には比較器の誤差信号がそ
のまま送られて、出力電圧の安定化に使用され
る。過渡状態では比較器の誤差信号が増大してデ
ユーテイ比を大きくすることがあるが、この場合
には入力電圧検出回路の送る制御信号によつてデ
ユーテイ比制限回路が動作し、デユーテイ比が過
大になるのを防止するようにパルス幅制御回路を
制御している。

＜実施例＞ 第４図は本発明の一実施例を示す電気的構成図
である。尚第４図において、前記第１図と同一作
用をするものには同一符号をつけ説明を省略す
る。図において、入力電圧検出回路１０とデユー
テイ比制限回路２０が第１図の回路に付加されて
いる。入力電圧検出回路１０は一端がトランスＴ
１の二次巻線Ｌ２に接続された整流用ダイオード
Ｄ６と、この聖流用ダイオードＤ６の他端が一端
に接続された平滑用コンデンサＣ２及びこれと並
列に接続された時定数抵抗Ｒ１，Ｒ２を有してい
る。このCR時定数回路の定数は、スイツチング
周期（通常数十μ秒以下）よりも十分大きく、か
つ入力電圧の変動（数ミリ秒以下）よりも小さく
する。時定数抵抗Ｒ１，Ｒ２は分圧抵抗でもあ
り、コンデンサＣ２で平滑された直流電圧を適当
なスケールに変換する。

デユーテイ比制限回路２０は、出力電圧Vout
を基準電圧Vrと比較して誤差信号を出力する演
算増幅器Ｕ１と、基準となるクロツクを有する三
角波をプラス端子に入力する比較器Ｕ２の間に挿
入されたものである。ここでは、比較器Ｕ２がパ
ルス幅変調回路に相当している。デユーテイ比制
限回路２０は、演算算増幅器Ｕ１の出力と比較器
Ｕ２のマイナス端子に挿入された逆流防止ダイオ
ードＤ３と、時定数抵抗Ｒ１，Ｒ２で分圧された
信号Eiをアノード側に供給するダイオードＤ５
と、制限電圧Elがアノード側に接続されたダイオ
ードＤ４を有している。ダイオードＤ３，Ｄ４，
Ｄ５はアノード側を突合わせた最大値選択回路で
あり、比較器Ｕ２に加えられる信号はダイオード
Ｄ３，Ｄ４，Ｄ５の電圧のうちいずれか大きいも
のとなる。ダイオードＤ４及び制限電圧Elの直列
回路は、（ｔ on／Ｔ）＜0.5となるように比較器
Ｕ２の正入力の下限を制限している。

そして、比較器Ｕ２の出力で駆動されるスイツ
チングトランジスタＱ２と、このトランジスタで
一次側巻線が励磁されるトランスＴ２とで、トラ
ンジスタＱ１の駆動回路を構成している。尚、一
次側と二次側の絶縁をとる必要がない場合にはト
ランスＴ２を省略して差支えない。

このように構成された回路の動作を次に説明す
る。ダイオードＤ６及びコンデンサＣ２とで構成
される直列回路は整流平滑回路で、コンデンサＣ
２の両端には（n2／n1）・Vinなる入力電圧に比
例した電圧が表われる（簡単のためにダイオード
の順方向電圧降下は無視する）。この電圧を抵抗
Ｒ１，Ｒ２で分圧し、ダイオードＤ５を介して比
較器Ｕ２の正入力に与える。この電圧も前記Ｄ
４、Elの直列回路と同様、比較器Ｕ２の下限を制
限することになるが、この場合のレベルは入力電
圧Vinに比例して変化するところが前記直列回路
と異なつている。コンデンサＣ２、抵抗Ｒ１，Ｒ
２で決まる放電時定数は、入力電圧Vinの変動よ
りも充分に小さく、制御系の時間遅れよりも十分
大きく設定する。尚ここでは、入力電圧Vinに比
例した電圧の取りだしをトランスＴ２の二次側か
ら行つているが、ノイズ等の発生で正確に取り出
せない場合にはこの回路のＵ１，Ｕ２などに電源
を供給するための補助電源回路（図示せず）等の
巻線を利用することができる。

第５図は動作波形を示す図である。上段は比較
器Ｕ２の入力に加わる三角発振波形で、下段はト
ランジスタＱ１のオンオフ状態を示している。図
中、Elは制限電圧を、Eoは演算増幅器Ｕ１の出
力を、Eiは前記した整流回路の分圧出力をそれぞ
れ示している。そして、演算増幅器Ｕ１の正入力
には、これら電圧の最大値が加わる。通常の制御
状態においてはEo＞Ei、Eo＞Elであり、Eoが優
先しフイードバツク制御により出力が安定化され
ている。

第６図は入力電圧Vinとデユーテイの関係を示
す図で、Ａはデユーテイ比制限回路が存在しない
第１図の回路の場合、Ｂはデユーテイ比制限回路
が存在する第４図の場合を示している。図中、縦
軸にデユーテイを、横軸に入力電圧Vinを取り、
入力電圧Vinに対するオン時間ｔ onの状態を
DUTY・（ｔ on／Ｔ）で示している。通常の制
御状態では、曲線ｆ１（＝ｔ on／Ｔ）になつ
ている。ここで、Vminは制御可能な最低入力電
圧である。曲線ｆ２は、電圧時間積Vin・ｔ on
がトランスの飽和を起こす限界を示している。

第６図Ａの場合では、制限電圧Vlの作用で直
線ｆ３で示すようなDUTY＝0.5によつてデユー
テイが制限されている。そこで、直線ｆ３と曲線
ｆ２の交点に於ける入力電圧Vmaxが最大入力電
圧になつている。今入力電圧Vinが最大入力電圧
Vmaxを越えるような場合において、過渡状態で
は出力安定化回路が定常状態にあれば曲線ｆ１上
の点にあるが、過渡状態では破線で示すようにデ
ユーテイが上昇して直線ｆ３の上でクランプされ
ることがある。すると、トランスが飽和してスイ
ツチングトランジスタＱ１が損傷するような虞が
ある。

第６図Ｂの場合では、デユーテイ比制限回路に
よる曲線ｆ４が付け加えられている。曲線ｆ４が
直線ｆ３と交わる入力電圧をV_liとすると、入力
電圧Vinが低いとき（Vmin＜Vin＜V_li）は直線
ｆ３によつてデユーテイの制限が定まり、入力電
圧Vinが高いとき（V_li＜Vin）は曲線ｆ４によつ
て定まる。この曲線ｆ４はいずれの入力電圧Vin
に対しても、曲線ｆ１と曲線ｆ２の中間にあるよ
うに定められている。今入力電圧Vinが最大力電
圧Vmaxを越えるような場合において、過渡状態
では出力安定化回路が定常状態にあれば曲線ｆ１
上の点にあるが、過渡状態では破線で示すように
デユーテイが上昇する。しかし、曲線ｆ４が有効
に作用して曲線ｆ４でクランプされ、曲線ｆ２の
領域にまで突入することがなく、然してスイツチ
ング電源装置の故障の発生を防止することができ
る。

この関係を第５図により、波形図で説明すると
次のようになる。今、なんらかの原因で一時的に
制御が失われてEoが低下するとパルス幅はその
低下と共に拡がるが、Eo＝Eiとなつたときから
比較器Ｕ２の正入力はEiにクランプされ、パルス
幅の拡大は停止される。従つて、トランスＴ１に
加わる時間電圧積もVin・ｔ on（Vin）に制限
される。若し、Eiがなければ、この積はVin・ｔ
on（max）まで増加してしまう。ｔ on（Vin）
は入力電圧Vinに反比例するから、Vin・ｔ on
（Vin）は一定となり、トランスの磁束の増加も
一定に制限される。ここで、ｔ on（Vin）はEi
でクランプされたときのパルス幅である。

尚、上記実施例においては制限電圧El及び分圧
出力Eiの両方を出力Eoと共にパルス幅制御回路
に与えて、デユーテイ比を制限するものを示した
が、本発明はこれに限定されるものではなく、分
圧出力Eiのみを出力Eoと共にパルス幅制御回路
に与えるようにしても差支えない。

＜発明の効果＞ 以上説明したように、本発明によれば次のよう
な効果がある。

デユーテイ比制限回路により、入力電圧Vin
に応じてトランスの飽和量を越えるデユーテイ
が発生しないようにパルス幅制御回路に印加さ
れる信号を制限しているので、トランスの時間
電圧積と増加を防ぐことができ、然してトラン
スの飽和によりスイツチング素子Ｑ１が破壊す
ることを防止することができる。

デユーテイ比制限回路のない第６図Ａの場合
には、入力電圧Vinを最大入力電圧Vmaxに制
限してトランスの飽和を防止することが必要に
なる。デユーテイ比制限回路のある第６図Ｂの
場合には、最大入力電圧Vmaxを超過する場合
にも使用でき、入力電圧の広範囲化が達成でき
る。

デユーテイ比制限回路のない第６図Ａの場合
には、トランスの巻数を増やしたりコアサイズ
を大きくすることで曲線ｆ２を図中上方に移動
させればよいが、トランスが大形化しコストが
増大するという課題がある。デユーテイ比制限
回路のある第６図Ｂの場合には、曲線ｆ２に合
わせて曲線ｆ４を設けるので、トランスが小型
のものでよく製造コストが低下する。

【図面の簡単な説明】

第１図は従来装置例を示す図、第２図はトラン
ジスタのオンオフ状態を示す図、第３図はトラン
スの磁束の状態を示す図、第４図は本発明の一実
施例を示す電気的構成図、第５図は動作波形を示
す図、第６図は入力電圧とデユーテイの関係を示
す図である。 １……パルス幅変調回路（制御回路）、２……
駆動回路、１０……入力電圧検出回路、２０……
デユーテイ比制限回路。Ｔ１，Ｔ２……トラン
ス、Ｄ１〜Ｄ６……ダイオード、Ｌ……コイル、
Ｃ１，Ｃ２……コンデンサ、Ｕ１……演算増幅器
（誤差増幅器）、Ｑ１，Ｑ２……トランジスタ、
Vin……入力電圧、Vr……基準電圧、Vl……制
限電圧。

Claims (1)

1. 【特許請求の範囲】 １ 入力電圧が印加される一次巻線を有するトラ
   ンスと、この一次巻線に接続され当該入力電圧を
   オンオフするスイツチング素子と、このスイツチ
   ング素子により当該トランスの二次巻線に誘起さ
   れるスイツチング信号を整流平滑化する回路と、
   この整流平滑化回路の出力電圧を所定の基準電圧
   と比較する比較手段と、この比較手段で得られた
   誤差信号が小さくなる方向に前記スイツチング素
   子のパルス幅のデユーテイ比を制御するパルス幅
   制御回路とを備えたスイツチング電源装置におい
   て、 前記スイツチング素子が導通したときに前記ト
   ランスの二次側に現れる入力電圧に比例した電圧
   を検出し、この検出電圧を当該スイツチング素子
   のスイツチング周期に比べて大きな時定数で保持
   する入力電圧検出回路と、 前記パルス幅制御回路のデユーテイ比の制御可
   能な範囲の最大値を前記トランスの磁気飽和する
   値以下に制限し、かつ入力される制御電圧によつ
   てこのデユーテイ比に許容される最大値を制御す
   るデユーテイ比制限回路と、 を具備し、当該入力電圧検出回路の出力信号を当
   該デユーテイ比制限回路の制御電圧として入力し
   て、前記入力電圧が高くなるに応じてデユーテイ
   比の最大許容値を小さくさせることを特徴とする
   スイツチング電源回路。 ２ 前記入力電圧検出回路は、前記トランスの二
   次巻線に一端が接続された第１のダイオードＤ６
   と、この第１のダイオードの他端が接続されたコ
   ンデンサＣ２と、このコンデンサと並列に接続さ
   れた時定数抵抗Ｒ１，Ｒ２を有し、 前記デユーテイ比制限回路は、この時定数抵抗
   に生じた電圧が一端に接続された第２のダイオー
   ドＤ５と、前記比較器の出力する誤差信号が一端
   に入力され、他端がこの第２のダイオードの他端
   と突き合わせて前記パルス幅制御回路の入力端子
   に接続される第３のダイオードＤ３とをを有する
   ことを特徴とする請求項１記載のスイツチング電
   源装置。