JPH0255160B2 - - Google Patents
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- JPH0255160B2 JPH0255160B2 JP56156858A JP15685881A JPH0255160B2 JP H0255160 B2 JPH0255160 B2 JP H0255160B2 JP 56156858 A JP56156858 A JP 56156858A JP 15685881 A JP15685881 A JP 15685881A JP H0255160 B2 JPH0255160 B2 JP H0255160B2
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- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/175—Indicating the instants of passage of current or voltage through a given value, e.g. passage through zero
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Presses And Accessory Devices Thereof (AREA)
- Press Drives And Press Lines (AREA)
Description
【発明の詳細な説明】
この発明はプレスライン等に用いられる同期検
出装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a synchronization detection device used in press lines and the like.
たとえばクランクプレスを用いた同期プレスラ
インにおいて、各プレスを同期運転させるために
プレス機のクランクの位置たとえば上死点を検出
する必要があり、この種の同期検出装置としては
従来はシンクロ等が用いられていた。しかしなが
らシンクロの出力波形は0゜と180゜の位置が同じゼ
ロクロス点となり、プレスのクランクの位置が
180゜ずれていても判別できないという欠点があつ
た。 For example, in a synchronous press line using crank presses, it is necessary to detect the position of the press machine's crank, such as the top dead center, in order to operate each press synchronously. It was getting worse. However, the output waveform of the synchronizer has the same zero cross point at 0° and 180°, and the position of the press crank is
The drawback was that it was impossible to distinguish even if the image was shifted by 180 degrees.
この発明は上述の欠点をなくすためになされた
ものであつて、シンクロの出力信号を論理回路的
に処理することによつて、シンクロの0゜の位置或
いは180゜の位置のいずれか一方のみを判別できる
同期検出装置を提供することを目的とするもので
ある。 This invention was made to eliminate the above-mentioned drawbacks, and by processing the output signal of the synchronizer using a logic circuit, it is possible to control only either the 0° position or the 180° position of the synchro. The object of this invention is to provide a synchronization detection device that can discriminate.
以下にこの発明の一実施例を図面とともに説明
する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図において１はクランクプレスのクランク
軸に連結されたシンクロであつて、クランク軸の
上死点と下死点でゼロクロス点を通る第２図に示
すような正弦波信号を生じる。シンクロ１の出力
端子は反転増幅器２の入力端子に接続されるとと
もに、切換スイツチ３の接点Ｃに接続される。切
換スイツチ３の接点Ｂは反転増幅器２の出力端子
に接続され、スイツチ３をＣ側に切り換えたとき
は共通接点Ａにはシンクロ１の出力信号が直接得
られ、またＢ側に切り換えたときは、共通接点Ａ
にはシンクロ１の出力信号の位相を反転した信号
が得られる。 In FIG. 1, numeral 1 is a synchronizer connected to the crankshaft of a crank press, which generates a sine wave signal as shown in FIG. 2, which passes through zero cross points at the top dead center and bottom dead center of the crankshaft. The output terminal of the synchronizer 1 is connected to the input terminal of the inverting amplifier 2 and also to the contact C of the changeover switch 3. Contact B of the changeover switch 3 is connected to the output terminal of the inverting amplifier 2, and when the switch 3 is switched to the C side, the output signal of the synchro 1 is directly obtained from the common contact A, and when it is switched to the B side, the output signal of the synchro 1 is obtained directly. , common contact A
A signal with the phase of the synchro 1 output signal inverted is obtained.
スイツチ３の接点Ａは３個の比較器４Ａ，４
Ｂ，４Ｃに接続される。各比較器４Ａ，４Ｂ，４
Ｃの基準信号はレベル設定器７，８，９により設
定される。各比較器４Ａ，４Ｂ，４Ｃの基準値
LA、LB、LCは第３図に示すようにLA＝＋Ａ、LB
＝−Ｂ、LC＝＋Ｃに設定され、シンクロ１の出
力信号がこの基準値LAを越えると比較器４Ａが
その出力をハイレベルからローレベルに反転させ
て、上記シンクロの出力信号が正となつたことを
検出する。他の比較器４Ｂ，４Ｃについても、そ
れぞれシンクロ１の出力信号が基準値LB、LCを
越えるとそれぞれローレベルとなる。これによ
り、比較器４Ｂは信号がゼロクロス点を通過して
負になつたことを、そして比較器４Ｃは信号がゼ
ロクロス点付近になつたことを検出する。 Contact A of switch 3 connects three comparators 4A, 4
Connected to B and 4C. Each comparator 4A, 4B, 4
The C reference signal is set by level setters 7, 8, and 9. Reference value of each comparator 4A, 4B, 4C
L A , L B , L C are L A =+A, L B as shown in Figure 3.
= -B, L C = +C, and when the output signal of synchro 1 exceeds this reference value L A , comparator 4A inverts its output from high level to low level, and the output signal of the above synchro is positive. Detecting what happens. The other comparators 4B and 4C also become low level when the output signals of the synchro 1 exceed the reference values L B and L C , respectively. As a result, the comparator 4B detects that the signal has passed through the zero-crossing point and has become negative, and the comparator 4C detects that the signal has become near the zero-crossing point.
比較器４Ａの出力端子は第１フリツプフロツプ
１０のセツト入力端子に接続され、また比較器４
Ｂの出力端子はインバータ１１を介して、第１フ
リツプフロツプ１０のリセツト入力端子に接続さ
れる。第１フリツプフロツプ１０のセツト出力端
子はナンドゲート１２の第１入力端子に接続され
る。 The output terminal of the comparator 4A is connected to the set input terminal of the first flip-flop 10, and the output terminal of the comparator 4A is connected to the set input terminal of the first flip-flop 10.
The output terminal of B is connected to the reset input terminal of the first flip-flop 10 through an inverter 11. The set output terminal of the first flip-flop 10 is connected to the first input terminal of a NAND gate 12.
比較器４Ｃの出力端子はナンドゲート１３、イ
ンバータ１４を介してナンドゲート１２の第２入
力端子に接続される。ナンドゲート１２の第３入
力端子とナンドゲート１３の第２入力端子には、
本装置のスタート時に不要の信号を生じないため
に適宜な同期検出条件信号２０が印加される。 The output terminal of the comparator 4C is connected to the second input terminal of the NAND gate 12 via the NAND gate 13 and the inverter 14. The third input terminal of the NAND gate 12 and the second input terminal of the NAND gate 13 are
An appropriate synchronization detection condition signal 20 is applied to prevent unnecessary signals from being generated at the time of starting the apparatus.
ナンドゲート１２の出力端子はインバータ１５
を介して第２フリツプフロツプ１６のセツト入力
端子と接続され、またナンドゲート１３の出力端
子が第２フリツプフロツプ１６のリセツト入力端
子に接続される。 The output terminal of the NAND gate 12 is the inverter 15
The output terminal of the NAND gate 13 is connected to the reset input terminal of the second flip-flop 16 through the NAND gate 13.
第２フリツプフロツプ１６のセツト出力端子は
インバータ１７を介してトランジスタ１８のベー
スに接続され、トランジスタ１８のコレクタには
同期検出用のリレー１９が接続される。 The set output terminal of the second flip-flop 16 is connected to the base of a transistor 18 via an inverter 17, and the collector of the transistor 18 is connected to a relay 19 for synchronization detection.
次に上記のように構成した装置の動作について
第３図を参照して説明する。なお第３図において
各波形イないしチは第１図のイないしチのそれぞ
れの部分における波形を示す。動作初期にはフリ
ツプフロツプ１０，１６はリセツトされている。
またスイツチ３はＣ側に切り換えられていて、シ
ンクロ１の出力信号は直接に各比較器４Ａないし
４Ｃに印加されるものとする。そして、同期検出
条件が整つたことにより、同期検出条件信号２０
は“Ｈ”にされる。クランク軸の回転にしたがつ
てシンクロ１も回転し、その出力信号が０からプ
ラス側に増加して、比較器４Ｃの基準レベルLC
を越えると、比較器４Ｃの出力はローレベル
“Ｌ”（以下単に“Ｌ”という）となり、ナンドゲ
ート１３の出力はハイレベル“Ｈ”（以下単に
“Ｈ”）となり、インバータ１４の出力は“Ｌ”、
したがつてナンドゲート１２の出力は“Ｈ”、イ
ンバータ１５の出力は“Ｌ”となつて、その出力
の立ち下がりでフリツプフロツプ１６はセツトさ
れる。（時点T1）
シンクロ１の出力レベルが基準レベルLAを越
えると比較器４Ａの出力は“Ｌ”となつて、フリ
ツプフロツプ１０がセツトされる。（時点T2）
シンクロ１がさらに回転して正のピーク値Ｐを
通過して、基準レベルLA以下になると、比較器
４Ａの出力は“Ｈ”となる。（時点T3）
シンクロ１の出力が基準レベルLCよりも低下
すると、比較器４Ｃの出力は“Ｈ”、ナンドゲー
ト１３の出力は“Ｌ”となり、その立ち下りでフ
リツプフロツプ１６はリセツトされる。そしてイ
ンバータ１７の出力は“Ｈ”となつて、トランジ
スタ１８、リレー１９がオンとされて同期信号３
０が生じる。（時点T4）
シンクロ１の出力がゼロ点を通過して、負のサ
イクルとなり、基準レベルLBよりも負側に大と
なると、比較器４Ｂの出力は“Ｈ”となり、イン
バータ１１の出力は“Ｌ”となつて、フリツプフ
ロツプ１０がリセツトされる。（時点T5）
フリツプフロツプ１０がリセツトされると、ナ
ンドゲート１２の出力は“Ｈ”となり、インバー
タ１５の出力は“Ｌ”となつてその立ち下がりで
フリツプフロツプ１６はセツトされ、トランジス
タ１８、リレー１９はオフとなつて、同期信号３
０は消滅する。（時点T5）
シンクロ１の出力が負のピーク−Ｐを通過して
基準レベルLBを越えると（０側に近くなると）
比較器４Ｂの出力は“Ｌ”、インバータ１１の出
力は“Ｈ”となる。（時点T6）
シンクロ１の出力がゼロ点を通過して、基準レ
ベルLCを越えると、比較器４Ｃの出力は“Ｌ”、
ナンドゲート１３の出力は“Ｈ”となる。。（時点
T7）
シンクロ１の出力が基準レベルLAを越えると
比較器４Ａの出力は“Ｌ”となり、フリツプフロ
ツプ１０はセツトされる。（時点T8）
以下上述の動作をくり返して、シンクロ１の出
力が正側から負側に向かつてゼロ点を通過する毎
に同期信号３０を生じる。 Next, the operation of the apparatus configured as described above will be explained with reference to FIG. Note that in FIG. 3, waveforms A to H indicate the waveforms in respective portions of A to H in FIG. At the beginning of operation, flip-flops 10 and 16 are reset.
It is also assumed that the switch 3 is switched to the C side, and the output signal of the synchronizer 1 is directly applied to each of the comparators 4A to 4C. Then, as the synchronization detection conditions are set, the synchronization detection condition signal 20
is set to "H". As the crankshaft rotates, synchronizer 1 also rotates, and its output signal increases from 0 to the positive side, and the reference level L C of comparator 4C
, the output of the comparator 4C becomes a low level "L" (hereinafter simply referred to as "L"), the output of the NAND gate 13 becomes a high level "H" (hereinafter simply referred to as "H"), and the output of the inverter 14 becomes "L",
Therefore, the output of the NAND gate 12 becomes "H" and the output of the inverter 15 becomes "L", and the flip-flop 16 is set at the fall of the output. (Time T1) When the output level of the synchronizer 1 exceeds the reference level LA , the output of the comparator 4A becomes "L" and the flip-flop 10 is set. (Time T2) When the synchronizer 1 rotates further and passes through the positive peak value P and becomes below the reference level LA , the output of the comparator 4A becomes "H". (Time T3) When the output of the synchronizer 1 falls below the reference level LC , the output of the comparator 4C becomes "H" and the output of the NAND gate 13 becomes "L", and the flip-flop 16 is reset at the falling edge. Then, the output of the inverter 17 becomes "H", the transistor 18 and the relay 19 are turned on, and the synchronization signal 3 is turned on.
0 occurs. (Time T4) When the output of synchro 1 passes through the zero point and becomes a negative cycle, and becomes larger on the negative side than the reference level L B , the output of comparator 4B becomes "H" and the output of inverter 11 becomes "H". The level becomes "L" and the flip-flop 10 is reset. (Time T5) When the flip-flop 10 is reset, the output of the NAND gate 12 becomes "H", the output of the inverter 15 becomes "L", and at the falling edge, the flip-flop 16 is set, and the transistor 18 and relay 19 are turned off. Therefore, synchronization signal 3
0 disappears. (Time T5) When the output of synchro 1 passes through the negative peak -P and exceeds the reference level L B (when it approaches the 0 side)
The output of the comparator 4B becomes "L" and the output of the inverter 11 becomes "H". (Time T6) When the output of synchro 1 passes the zero point and exceeds the reference level L C , the output of comparator 4C becomes “L”.
The output of the NAND gate 13 becomes "H". . (at the time
T7) When the output of synchro 1 exceeds the reference level LA , the output of comparator 4A becomes "L" and flip-flop 10 is set. (Time T8) The above-described operation is repeated, and a synchronizing signal 30 is generated every time the output of the synchronizer 1 passes from the zero point from the positive side to the negative side.
シンクロ１の出力が負から正に向かつてゼロ点
を通過する時点で同期信号３０を得るためには、
スイツチ３をＡ−Ｂ間がオンとなるように切換え
ると、シンクロ１の出力は反転増幅器２で位相反
転される。以下上述の説明と同様の動作で、シン
クロの出力が正から負に向つてゼロ点を通過する
とき同期信号がリレー１９から得られる。 In order to obtain the synchronization signal 30 when the output of synchro 1 changes from negative to positive and passes through the zero point,
When the switch 3 is turned on so that the line between A and B is turned on, the phase of the output of the synchro 1 is inverted by the inverting amplifier 2. In the same manner as described above, a synchronizing signal is obtained from the relay 19 when the synchro output passes the zero point from positive to negative.
以上詳述したように、この発明によれば、第１
ないし第３のレベル設定器と、シンクロの信号と
各レベル設定器の設定値（基準レベル）と比較す
る第１ないし第３の比較器と、第１と第２の比較
器の信号でセツトされるフリツプフロツプ回路
と、第３の比較器の信号とフリツプフロツプ回路
の信号を処理する論理回路にてなるシンクロの出
力信号を論理回路手段によつて処理することによ
り、シンクロの出力の２つのゼロクロス点のうち
の一方のみを検出するようにしたから、簡単な回
路で正確な同期信号を得ることができる。 As detailed above, according to the present invention, the first
or a third level setter, a first or third comparator that compares the synchronized signal with the set value (reference level) of each level setter, and a signal set by the first and second comparators. By processing the output signal of the synchronizer consisting of a flip-flop circuit and a logic circuit that processes the signal of the third comparator and the signal of the flip-flop circuit by means of the logic circuit means, the two zero-crossing points of the output of the synchro can be determined. Since only one of them is detected, an accurate synchronization signal can be obtained with a simple circuit.
第１図はこの発明の一実施例を示す回路図、第
２図はシンクロの出力波形図、第３図は第１図の
実施例の要部を示す波形図である。
１……シンクロ、２……反転増幅器、３……ス
イツチ、４Ａ，４Ｂ，４Ｃ……比較器、７，８，
９……レベル設定器、１０……第１フリツプフロ
ツプ、１１……インバータ、１２，１３……ナン
ドゲート、１４，１５……インバータ、１６……
第２フリツプフロツプ、１７……インバータ、１
８……トランジスタ、１９……リレー。
FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a synchronizer output waveform diagram, and FIG. 3 is a waveform diagram showing essential parts of the embodiment of FIG. 1. 1...Synchronizer, 2...Inverting amplifier, 3...Switch, 4A, 4B, 4C...Comparator, 7, 8,
9... Level setter, 10... First flip-flop, 11... Inverter, 12, 13... NAND gate, 14, 15... Inverter, 16...
2nd flip-flop, 17...Inverter, 1
8...transistor, 19...relay.
Claims (1)
受け取つて、その入力信号の互いに反転した位相
関係にある２系列の零クロス点のうち、前記入力
信号が予め定められた極性から他の極性へ切り換
わるほうの系列に属する零クロス点を検出して当
該零クロス点近傍で同期信号を出力する同期検出
回路において、 それぞれ前記入力信号の振幅の絶対値よりも小
さい値を持ち互いに異なる極性を持つた第１およ
び第２の基準レベルをそれぞれ設定する第１およ
び第２の設定器と、 前記第１の基準レベルと同じ極性を持つが第１
の基準レベルよりも小さい絶対値を持つた第３の
基準レベルを設定する第３の設定器と、 前記入力信号を第１の設定器からの第１の基準
レベルと比較することにより、該入力信号が第１
の基準レベルと同じ極性にあつて第１の基準レベ
ルよりも絶対値が大きくなつたことを判別して出
力信号を発生する第１の比較器と、 前記入力信号を第２の設定器からの第２の基準
レベルと比較することにより、該入力信号が第２
の基準レベルと同じ極性にあつて第２の基準レベ
ルよりも絶対値が大きくなつたことを判別して出
力信号を発生する第２の比較器と、 前記入力信号を第３の設定器からの第３の基準
レベルと比較することにより、該入力信号が第３
の基準レベルと同じ極性にあつて第３の基準レベ
ルよりも絶対値が大きくなる範囲外であることを
判別して出力信号を発生する第３の比較器と、 前記第１の比較器からの出力信号によつてセツ
トされて出力信号を発生し、前記第２の比較器か
らの出力信号によつてリセツトされて出力信号を
停止するフリツプフロツプ回路と、 前記第３の比較器からの出力信号と前記フリツ
プフロツプ回路の出力信号との論理積により前記
同期信号を出力する論理回路と、 を備えていることを特徴とする同期検出装置。[Scope of Claims] 1. When a sinusoidal input signal derived from a synchronizer is received and the input signal has a predetermined polarity among two series of zero-crossing points having mutually inverted phase relationships, In a synchronization detection circuit that detects a zero-crossing point belonging to the series that switches to the other polarity and outputs a synchronizing signal near the zero-crossing point, the two polarities each have a smaller value than the absolute value of the amplitude of the input signal, and first and second setters respectively setting first and second reference levels having different polarities;
a third setter for setting a third reference level having an absolute value less than the reference level of the input signal; Signal is the first
a first comparator that generates an output signal by determining that the absolute value has become larger than the first reference level and having the same polarity as the reference level of the input signal; By comparing with a second reference level, the input signal is
a second comparator that generates an output signal by determining that the absolute value has become larger than the second reference level with the same polarity as the reference level of the input signal; By comparing with a third reference level, the input signal is
a third comparator that generates an output signal by determining that the polarity is the same as the reference level of the third reference level and is outside the range in which the absolute value is larger than the third reference level; a flip-flop circuit that is set by an output signal to generate an output signal and is reset by an output signal from the second comparator to stop the output signal; and an output signal from the third comparator. A synchronization detection device comprising: a logic circuit that outputs the synchronization signal by ANDing it with an output signal of the flip-flop circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15685881A JPS5859000A (en) | 1981-10-01 | 1981-10-01 | Synchronous detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15685881A JPS5859000A (en) | 1981-10-01 | 1981-10-01 | Synchronous detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5859000A JPS5859000A (en) | 1983-04-07 |
| JPH0255160B2 true JPH0255160B2 (en) | 1990-11-26 |
Family
ID=15636914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15685881A Granted JPS5859000A (en) | 1981-10-01 | 1981-10-01 | Synchronous detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5859000A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282897U (en) * | 1985-11-14 | 1987-05-27 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS494871A (en) * | 1972-05-01 | 1974-01-17 |
-
1981
- 1981-10-01 JP JP15685881A patent/JPS5859000A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS494871A (en) * | 1972-05-01 | 1974-01-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5859000A (en) | 1983-04-07 |
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