JPH0254925A - 半導体装置とその使用方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、微細集積回路等の半導体装置に関するもので
、特に半導体基板主面上に気相成長法により形成される
島状の半導体層例えばコンタクトホール埋込層或いは誘
電体分離の能動素子形成層等の半導体層が、基板上のこ
れ等に近接する積層体から受ける有害作用を低減できる
ｆｉｌ造の半導体装置とその使用方法に係るものである
。

（従来の技術） 第１の従来例として、半導体基板上に開口したコンタク
トホールに、選択気相成長法によりシリコンを埋め込み
、コンタクトホール下の能動層と基板上の配線金属とを
電気的に接続する場合について、第６図を参照して説明
する。　同図は例えば２５６ＫＣＭＯ８型ＳＲＡＭ内の
１つのコンタクト部の模式的断面図である。　Ｎ型半導
体基板１の主面にＰ４拡散層２が形成される。　基板１
上にノンドープ５ｉｎ２層３及びＢ　Ｐ　ＳＧ　（８ｏ
ｒｏ　Ｐｈ。

５ｐｈｏ　５ｉｌｉｃａｔｅ　Ｇｌａｓｓ）層４が積層
され、積層体にはコンタクトホール５が開口され、この
コンタクトホール５には選択気相成長法によりアクセプ
タ不純物を含む選択気相成長シリコン層（コンタクトポ
ール埋込ＭｊＪ）６が埋め込まれる。　選択気相成長Ｐ
型シリコン層６の上部にアルミ配線層７が形成される。

高密度集積回路では素子の微細化に伴いコンタクトホー
ルのアスペクト比が増大し、従来のアルミ配線ではステ
ップカバレッジを著しく劣化させる等欠点があり、この
問題を克服するため第６図に見られるようなＰ４拡散層
２とアルミ配線層７とを選択気相成長Ｐ型シリコン層６
で電気的に接続する技術が開発され、注目を集めている
。　この新しい従来技術では拡散層・コンタクトホール
埋込層間の自己整合コンタクト及びコンタクトホール埋
込層・配線金属間の自己整合コンタクトが同時に得られ
ると共に、コンタクト部分の平坦化が実現できる。

集積回路素子の微細化に伴い眉間絶縁体層は上層にＢ　
Ｓ　Ｇ　（Ｂｏｒｏ　５ｉｌｉｃａｔｅ　Ｇｌａｓｓ）
或いはＢＰＳＧ等の不純物を多量に含むＳｉｎ２層が用
いられ、その溶融現象を利用して平坦化を行うことが多
い。

このため層間絶縁体層の上層には、特に融点の低いＢＰ
ＳＧが用いられている。　この層間絶縁体層にコンタク
トポールを開口し、シリコン選択気相成長法を用い、開
口部にシリコン層を成長させると、ＢＰＳＧ層中のリン
（Ｐ）の影響で、シリコン層がＮ型にドーピングされて
しまう、　特にこの従来例のように、選択気相成長シリ
コン層６をＰ４拡散層２と同じ導電型にする必要のある
場合には、這択気相成長後イオン注入法等でボロンをシ
リコン層６にドーピングしても、コンタクト部分の抵抗
が高く、集積回路素子が動作しないという問題が起きて
いる。

次に第２の従来例として、半導体基板主面上に気相成長
法により形成される半導体層が、誘電体分離の能動素子
形成層である場合について、第７図を参照して説明する
。　集積回路素子で用いられている素子分離技術のうち
、サブミクロン（線幅１μｌ以下）の素子分離を実現す
るために、選択エピタキシャル気相成長技術が注目され
ている。

この選択エピタキシャル気相成長法による素子分離層形
成の概略手順は次の通りである。　第７図＜ａ　＞の断
面図を参照し、同図（ｂ　）の工程手順に示すように、
半導体基板１１にＳｉｎ、層１２を形成し、フォトリソ
グラフィー法によりＳｈｏ。層１２に開口部１５を設け
る。　次に開口部１５に選択エピタキシャル気相成長法
により能動素子形成層となるシリコン単結晶半導体層１
６　（１６ａ　、１６ｂ　、−）を実現スル。　ナオ残
されたＳｉｎ２層１２は素子分離層１２となる。

このような選択エピタキシャル気相成長法により形成し
た従来のシリコン単結晶半導体層１６には、結晶欠陥が
存在し、このため例えばこの半導体層１６にＰＮ接合を
形成した場合、接合のリーク電流を実用上十分な程度ま
で減少することが困難であった。　又従来の方法で第７
図（ａ　）に示すように半導体基板１１上に、素子分離
層１２により分離された複数の半導体層１６（１６ａ。

１６ｂ、・・・）を設け、それぞれの半導体層に集積回
路素子を作製すると、半導体層１６ａの素子分離層１２
に接する部分に、この素子分離層を挟んで対向する隣接
半導体層１６ｂからの静電誘導効果により５、反転層が
形成される場合があり、回路の誤動作を引き起こし問題
となっている。

（発明が解決しようとする課題） 集積回路の高集積密度化に伴い、半導体基板の能動層と
基板上の配線層を電気接続する自己整合コンタクト技術
及びサブミクロンの素子分離を実現するための選択エピ
タキシャル成長技術が注目されている。　これら両技術
は、半導体基板主面上に選択気相成長法により、それぞ
れコンタクトホール埋込層及び素子形成層を形成するも
のであるが、前述のように基板上の隣接する積層体から
悪い影響を受ける課題がある。　即ち自己整合コンタク
ト技術においては、コンタクトホール気相成長埋込層が
コンタクトホール側壁ｌ壁に露出する高不純物濃度絶縁
体層からの不純物の影響を受け、本来の機能を損なうと
いう課題がある。　又基板上の絶縁体に設けられた開口
部に選択エピタキシャル気相成長法で形成される素子形
成層は、素子分離層又はこれを介して結晶欠陥又は反転
層が形成される課題がある。

本発明の目的の１つは、半導体基板の能動層と基板上の
配線層とを電気的に接続するコンタクトホール気相成長
埋込半導体層が、基板上の近接積層体のうちの高不純物
濃度絶縁体層の不純物の影響を受けず、良好なコンタク
ト特性を実現できる構造の半導体装置を提供することで
ある。　又本発明の目的の池の１つは、誘電体により分
離され選択エピタキシャル気相成長法により形成された
素子形成半導体層が、素子分離層に起因する結晶欠陥を
受けることがなく、又素子分ＭＭに接する素子形成半導
体層部分に反転層が形成されない構造の半導体装置とそ
の使用方法を提供することである。

［発明の構成］ （課題を解決するだめの手段とその作用）本発明の第１
請求項に係る半導体装置は、半導体基板主面上に選択気
相成長法により形成された島状の第１半導体層（例えば
コンタクトホール埋込半導体層）と、この第１半導体層
の側壁に接してこれを囲む環状低不純物濃度の第１絶縁
体層（例えば５ｉ０２層又は窒化珪素層等）と、前記半
導体基板主面に形成された低不純物濃度の第２絶縁体層
（例えばＳｉＯ□層）上に積層され前記第１絶縁体層の
側壁に接する層積層体とを有し、該層積層体は、第１絶
縁体層の側壁に接すると共にこの第１絶縁体層により第
１半導体層に接触しない高不純物濃度の第３絶縁体層（
例えばＢＰＳＧ層、８３０層等）を含み、且つ第１半導
体層は導電性配線層（例えばアルミ配線層）に接してい
ることを特徴とする半導体装置である。

上記構成を有する半導体装置においては、選択気相成長
法により例えばコンタクトホールに第１半導体層を選択
的に埋め込む場合、コンタクトホール側壁にあらかじめ
形成されている第１絶縁体層により、高不純物濃度の第
３絶縁体層からの不純物の影響は無視できる程度に抑え
ることができ、これにより良好なコンタクト特性が実現
できる。

この場合、第１絶縁体層の基板主面方向の厚さは、不純
物の拡散を阻止するため、第１絶縁体層が５ｉ０２層の
場合には５００１以上、窒化珪素層の場合には１０ｎＩ
Ｉ以上とすることが望ましい、　又第１絶縁体層の低不
純物濃度は０．０１％以下とし、第３絶縁体層の高不純
物濃度は少なくとも０．０１％以上とする。なお第１半
導体層は単結晶半導体層或いは多結晶半導体層のいずれ
でも差支えない。

本発明の第２請求項に係る半導体装置は、半導体基板主
面上に選択気相成長法により形成された島状の第１半導
体ＮＪ（例えば能動又は受動素子形成半導体層）と、こ
の第１半導体層の側壁に接してこれを囲む環状低不純物
濃度の第１絶縁体層（例えば素子分離誘電体層）と、前
記半導体基板主面に形成された低不純物濃度の第２絶縁
体層（例えばＳｉ　０２層）上に積層され且つ第１絶縁
体層の側壁に接する層積層体とを有し、該層！！１層体
は第１絶縁体層の側壁に接する第２半導体層を含む事を
特徴とする半導体装置である。

上記構成の半導体装置では、第１半導体層の側壁を第１
絶縁体層で囲み、この環状の第１絶縁体層の外側壁を更
に第２半導体層で囲む２重構造とすることができる。　
従来技術で選択気相成長法により形成された半導体層中
の結晶欠陥は、この半導体層とこれを囲む絶縁体層との
熱膨張係数の差による半導体層の格子歪みのため主とし
て形成される。　本発明の半導体装置では、第１半導体
層及び第２半導体層はそれぞれの熱膨張係数の差が無視
できる部材、例えば第１半導体層をシリコン単結晶層、
第２半導体層をシリコン多結晶層とし、第１絶縁体層の
基板主面方向の厚さを第１半導体層に結晶欠陥が発生し
ない厚さとする。　第１、第２半導体層がシリコンの場
合には第１絶縁体層は５ｉ０２層が良く、その基板主面
方向の厚さは５ないし２００　ｎｎの範囲が好ましい、
　試行結果によれば５　ｒ＋１１以下では素子分離が不
十分となり、２００　ｎ１以上では第１半導体層に結晶
欠陥が発生する。

このように第１半導体層の外１１１Ｉｕを囲む層を２重
構造とすることにより、第１半導体層の格子歪みは緩和
され、結晶欠陥の発生防止ができた。

本発明の第３請求項は、第２請求項の半導体装置の第１
半導体層に能動素子を形成し且つ前記第２半導体層を所
定電位に保持した状態で使用する該半導体装置の使用方
法である。

このように所定の一定電位例えば接地電位に保持された
第２半導体層は、核層を挾んで形成される異なる２つの
第１半導体層間を静電遮蔽する作用を持つので、第１半
導体層が第１絶縁体層と接する部分に静電誘導効果によ
る反転層は形成されない。

（実施例） 以下本発明の実施例について、発明の過程で行なった試
行例も含め、詳述する。

本発明の第１請求項に係る半導体装置の実施例としてＣ
ＭＯ３型Ｏ３６ＫＳＲＡＭを収り上げる。

第１図は、本発明の該ＳＲＡＭのコンタクト部の第１実
施例を示す模式的断面図である。　該ＳＲＡＭは、リン
（Ｐ）ドープ、比抵抗１０Ω−ｃｒａ、主面（１００）
のＮ型シリコンウェーハを用い作成される。　半導体基
板２１の一方の主面側にＰ″１拡散層２２が形成され、
Ｐ′″拡散層２２上に選択気相成長法により形成された
島状の第１半導体層（コンタクトホール埋込層とも呼ぶ
）２６、この半導体層の側壁に接してこれを取り囲む環
状の第１絶縁体層２８、基板主面に形成される第２絶縁
体層２３、第２絶縁体１２３上に積層され第１絶縁体層
２８の側壁に接する層積層＃２４が設けられる。　層積
履体λまは、本実施例では高不純物濃度の第３絶縁体層
２４から成り、第３絶縁体層２４は第１絶縁体層２８に
より第１半導体層２６と隔離されている。　符号２７は
第１半導体層２６に接する導電性配線層である。

次に、上記コンタクト部の製造工程の概略を述べる。　
基板２１の主面上に熱酸化等の方法でＳ＋０２７信２３
（第２絶縁体ＪＡＷ）、その上にＣＶＤ法によりＢＰＳ
Ｇ７’！２４　（第３絶縁体層）を積層した後、フォト
リソグラフィー法（ＰＥＰ法）にてＰ４拡散７１２２上
に幅１．２μＩのコンタクトホール２５を形成する。　
次にＣＶＤ法でノンドープ８１０２層を基板面に被着し
、ＲＩＢを用いた異方性エツチング法によりコンタクト
ホール２５の側壁に、基板主面方向の厚さ０．１５μｍ
のノンドープ５ｉ０２層２８（第１絶縁体層）を形成す
る。　この後Ｓｉ　Ｈ２Ｃ１２＋ＨＣＩ　＋Ｈ２ガスを
用い９００℃の選択気相成長法によりシリコン層をコン
タクトホールに埋め込む、　次にこのコンタクトホール
埋込層２６にＢ（ボロン）イオン注入とＢＰ、イオン注
入とにより、Ｂ（ボロン）をドープした後、アニールし
、注入ボロンの電気的活性化を行なう、　この後アルミ
配線層２７を形成し、２５６ＫＳ　ＲＡ　Ｍを作成する
。

上記構成のＳＲＡＭは、層８１層体の上層に高不純物濃
度のＢＰＳＧ層２４全２４が、ＢＰＳＧ層２４全２４ド
ープＳｉＯ□層２８によりコンタクトホール埋込層２６
と隔Ｍされているので、ＢＰＳＧ層２４全２４物はコン
タクトホール埋込層２６に拡散されず、良好なコンタク
ト性が得られる。

次に第２実施例として、第１図に示すコンタクトホール
側壁のノンドープＳｉＯ□層２８に代えて、基板主面方
向の厚さ２０ｎｎの窒化珪素層とし、他は第１実施例と
同様にした２５６ＫＳＲＡＭを作製した。

更に第１及び第２実施例のＳＲＡＭに対しその特性、効
果を比較するため次のＳＲＡＭを試作した。

従来例・・・・・・第１実施例において、コンタクトホ
ールｆｆｌ壁のノンドープ５ｉＱ２層 （第１絶縁体層）２８を設けない ２５６ＫＳＲＡＭ。

第１比較例・・・第１実施例においてノンドープ５ｉｎ
２層２８の厚さ１５０ｎｌを、 ２０ｎ１と薄くした２５６ＫＳ　ＲＡ　Ｍ　。

第２比較例・・・第２実施例におけるコンタクトホール
側壁の窒化珪素層の厚さ２０％ｍ を、５ｎＩＩと薄くした２５６ＸＳＲＡＭ。

第３比較例・・・第１実施例において、コンタクトホー
ル側壁のＳｉＯ□層内のリン （Ｐ）濃度を０．０５％とした２５６ＫＳＲＡＭ。

以上のようにして試作した２５６ＫＳＲＡＭのデバイス
特性の比較を行なった。　第１、第２実施例、及び第３
比較例では、ＳＲＡＭとしての書き込み、記憶、読み出
し動作が可能ならのく以下動作品と呼ぶ）が得られたが
、従来例、第１、第２比較例では動作品は０であった。

次に各チップに形成したテストパターンを利用してＰ型
コンタクトホール埋込層２８のコンタクト特性を調べる
と、第１、第２実施例では線形の電圧−電流特性を示し
、良好なコンタクト特性が得られているが、従来例、第
１、第２比較例では非線形な電圧−電流特性となり、コ
ンタクト抵抗自体が第１、第２実施例の１０３倍以上あ
つｔ：。

これはコンタクトホールに選択気相成長法によりシリコ
ン層を埋め込む時、層積層体上部のＢＰＳＱｌ中のＰ（
リン）の影響によりコンタクト特性が劣化したものと考
えられる。　又このため動作品が得られなかった。

第３比較例では、第１、第２実施例と同様、動作品は得
られたが書き込み等の動作速度は第１、第２実施例の１
．５倍であった。　又第３比較例のＰ型コンタクトホー
ル埋込層のコンタクト特性は線形な電圧−電流特性を示
したが、コンタクト部全体の抵抗は、第１、第２実施例
の５ないし１０倍であった。　このように第３比較例で
は、２５６ＫＳＲＡＭ本体の動作は実現できたが、コン
タクト抵抗が高いため、前記のように動作速度が第１、
第２実施例の１，５倍となったものと思われる。

上述の試行結果から、コンタクトホール側壁の第１絶縁
体層は、５ｉｎ２層又は窒化珪素層であることが好まし
く、その基板主面方向の厚さ及び不純物濃度には許容限
界値のあることがわかる。

即ち第１、第２実施例に対し第１絶縁体層の厚さを薄く
した第１、第２比較例では動作品が得られず、又第１絶
縁体層の不純Ｔｈ濃度も第３比較例の０．０５％では良
好な動作特性が得られない。

更に類似の試行を繰り返した結果、前述のようにＢＰＳ
Ｇ層２４の不純物の影響を無くするなめには、第１絶縁
体層の基板主面方向の厚さは、第１絶縁体層が５ｉｎ２
層の場合には５００１以上、窒化珪素層の場合には１０
ｎ１１以上、又第１絶縁体層の不純物濃度は０．０１％
以下とする必要がある。

次に本発明の第２及び第３請求項に係る半導体装置とそ
の使用方法の実施例について以下説明する。

第２図は該半導体装置の１つの実施例を示す断面図であ
る。　半導体基板３１上に選択気相成長法により形成さ
れた島状の第１半導体層（素子形成層＞３６　（３６ａ
　、３６ｂ　、−）と、第１半導木層３６の側壁に接し
て第１半導体層を囲む環状の第１絶縁体層（Ｓ’　０２
１）３８と、基板３１上に形成された第２絶縁体層３３
上に積層される層積ＮＪ体１Ａとが形成される。　本実
施例では層積層体３４は、第１絶縁体層３８の側壁に接
する第２半導体層（多結晶シリコン層）３４及び５１０
２層３２から成る。　図示してないが、第１半導体層３
６には能動素子又は受動素子が形成される。

第２図に示す半導体装置の製造工程の概要を第３図に示
す、　半導体基板３１は、主面（１００）のＮ型シリコ
ン基板を用いる。　基板３１の主面にｐ！！、酸化等の
方法により５１０２層３３（第２絶縁体層）を形成する
。　次にその上に例えばＬＰＣＶＤ法により多結晶シリ
コンを積層し、リン（Ｐ）をこの多結晶シリコン層３４
にイオン注入法等でドープし、アニールしてＰ拡散を行
なう。

次にフォトリソグラフィーにより素子形成予定層３６ａ
の多結晶シリコン層３４をエツチングした後、熱酸化等
により５ｉｎ２層を形成する。　次に異方性エツチング
により側壁のＳｉＯ□層３８及び多結晶シリコン層の上
のＳｉｎ２層３２を残し、素子形成予定［３６の底部の
Ｓｉｎ、層をエツチングする。　なお５１０２層３８の
基板主面方向の厚さは１００　ｒ＋ｎとした。　次に選
択エピタキシャル気相成長法により第１半導体層（素子
形成層）３６を形成する。　第１半導体層３６に能動素
子形成のために諸拡散工程を行なった後、アルミ配線を
行なう。

上記構成の半導体装置では、第１半導体層（単結晶シリ
コン層）３６は、適当な厚さ（１００ｎｎ）の第１絶縁
体層（Ｓｉ０２層）３８と、熱膨張係数が第１半導体層
とほぼ等しい第２半導体層（多結晶シリコン層）３４と
から成る二重構造の素子分Ａｔ１−により囲まれ、隣り
合う第１半導体層相互の間では良好な素子分離がなされ
ると共に選択エピタキシャル成長工程における第１半導
体層の格子歪みも大幅に軽減される。　なお後述の試行
結果により第１絶縁体層の厚さは５ないし２００　ｒ＋
ｎの範囲が望ましい。

又本発明の第３請求項に係る第２図に示す半導体装置の
使用方法では、第１半導体層３６に能動素子を形成し、
第２半導体層３４を所定電位に、例えば基板電位（アー
ス電位）に保持した状態で使用する。　第２半導体層３
４はリンをドープした多結晶シリコン層で且つ所定の一
定電圧に保持されるため、この素子分離層を挟む２つの
第１半導体層３６ａ及び３６ｂは互いに静電遮蔽される
ので、静電誘導効果による反転層は形成されない。

次に第２及び第３請求項の発明を完成する過程で行なっ
た試行とその結果について述べる。　第２図に示す本発
明の実施例及び第７図（ａ　）に示す第１の従来例の半
導体装置のほか、第８図（ａ　）に示す第２の従来例の
半導体装置を作成しな。

第２従来例の半導体装置は第８図（ｂ　）に示す工程に
より作成される。　即ち第８図（ａ　）及び（ｂ　）に
おいて半導体基板４１の主面にフォトリソグラフィーに
より素子形成予定層となる部分のレジスト膜を開口し、
基板をエツチングする。

次に熱酸化により、基板主面方向の厚さが１００　ｎｎ
の素子分離層（Ｓｉ　０２　）　４２を形成し、再びフ
ォトリソグラフィーにより素子形成層４６の底面の酸化
膜を異方性エツチングにより除去する。

次に選択エピタキシャル成長法により素子形成層４６　
（４６ａ　、４６ｂ　、−）を形成する。

実施例、第１及び第２従来例の半導体装置の選択エピタ
キシャル成長層（素子形成層）３６．１６及び４６には
従来技術の問題点を調査するため、能動素子が形成され
る。　これには２種類あり、その１つは素子形成層に存
在するＰＮ接合の特性を調べるものであり、他の１つは
素子分離層に接する素子形成層が、該素子分離層を挟む
反対側の素子形成層に反転層を形成するかどうかを調べ
るためのもので、それぞれ第４図及び第５図に模式的な
概念図を示す。

第４図は実施例の半導体装置の断面図で、素子形成層３
６の厚さ方向にＰ”Ｎ接合を形成し、Ｐゝ拡散層に接し
てアルミ配線層３５を設ける。

このＰ”ＮｔＨ合に逆バイアス電圧を印加して接合のリ
ーク電流を測定する。　第１及び第２の従来例について
も同様である。　実施例及び第２従来例では、通常素子
分離法として用いられるｃｏｃｏｓ法と同程度で実用上
差支えないリーク電流であったが、第１従来例では１０
０ないし１０００倍のリーク電流が流れた。　素子形成
層を透過型電子顕微鏡で！！察すると、実施例及び第２
従来例では特に結晶欠陥は観察されなかったが、第１従
来例では多数の積層欠陥が観察され、これがリーク電流
を増した原因であった。　実施例でも、素子形成層３６
と多結晶シリコン層３４との間の第１絶縁体層（Ｓｉ　
Ｏ，層）３８の層厚を２００　Ｉｌｌより大きくすると
素子形成層３６に積層欠陥が発生し、ＰＮ接合リーク電
流は増加した。

第５図（ａ　）及び（ｂ）は、素子分離層に接する素子
形成層に反転層が形成されるかどうかを調べるための実
施例の半導体装置の模式的な平面図及びＡ−Ａ線断面図
である。　同図において、素子形成層３６ａには高抵抗
の２層５３（反転層形成領域）を挟んで基板３１に達し
ない低抵抗のＮ１層５１及び５２（ソース又はドレイン
に類似）を、又素子形成層３６ｂにはＮ３層５４、ＰＲ
１５５から成るＮ”　・Ｐ接合ダイオードを形成する。

例えばＮ”１５１の電位を基板３１と同電位とし、Ｎ“
層５２に＋５■を印加した状態で、素子分離層く多結晶
シリコン層３４を含み、これを囲む５層０２層３２，３
３．３８）を挟むＮ１層５４の電位を０ないし５Ｖに変
化し、素子分離層に接する２層５３の部分に反転層が形
成されるか調べた。　本実施例の場合には、第２半導体
層（Ｐドープの多結晶シリコン層）の電位を基板と同電
位にした場合には、反転層の形成は見られなかった。

第８図に示す第２従来例の素子形成層４６ａ及び４６ｂ
にも第５図と同様の拡散層を形成し、同様の試行を行な
ったが、常に反転層の形成が見られた。

実施例と同様な構成の装置について第１絶縁体Ｎ３８の
厚さを変え、上記方法により調査した結果、第１絶縁体
層（Ｓｉ　Ｏ□層）３８の厚さをｂｎｎ以下にすると、
多結晶シリコン層３４と素子形成層４６とが電気的に導
通する問題が見られ、又２００　ｎｉ以上とすると、素
子形成領域に形成するＰＮ接合のリーク電流が増加する
。　従って前述の通り第１絶縁体層３８の基板主面方向
の厚さは、５ないし２００　ｎｎの範囲が好ましい。

［発明の効果］ これまで述べたように、本発明の半導体装置とその使用
方法によれば、基板主面上に選択気相成長法により形成
される島状の半導体層は、これに近接する基板上の積層
体からの従来の悪影響を受けることがない。

即ち第１請求項の半導体装置においては、半導体基板の
能動層と基板上の配線層とを電気的に接続するコンタク
トポール気相成長埋込半導体層は、高不純物濃度絶縁体
層（例えばＢ　Ｐ　Ｓ　Ｇ層）を含む近接８１層体が存
在しても、その不純物の影響を受けず、良好なコンタク
ト特性を実現できる。

又第２請求項及び第３請求項に係る半導体装置とその使
用方法によれば、誘電体により分離され選択エピタキシ
ャル気相成長法により形成された素子形成層は、素子分
離層に起因する結晶欠陥を受けることがなく、又素子分
離層に接する素子形成層部分に反転層が形成されない、
　即ち第２、第３請求項に係る本発明を使用することに
より選択エピタキシャル成長法を素子分離に応用する場
合の課題が同時に解決でき、その実用化が可能となり、
サブミクロン或いはクォーターミクロン（０，２５μｌ
′Ｋ）の素子分離が可能となる。

【図面の簡単な説明】

第１図は本発明の第１請求項に係る半導体装置の部分断
面図、第２図は本発明の第２請求項に係る半導体装置の
部分断面図、第３図は第２図の半導体装置の製造工程の
流れ図、第４図及び第５図は第２請求項に係る半導体装
置の課題特性の調査方法を説明するための図、第６図は
第１請求項に係る従来の半導体装置の部分断面図、第７
図＜ａ　）及び（ｂ　）はそれぞれ第２請求項に係る従
来例の半導体装置の部分断面図及びその製造工程流れ図
、第８図（ａ　）及び（ｂ　）はそれぞれ第２請求項に
係る第２従来例の半導体装置の部分断面図及びその製造
工程流れ図である。 １　１１．２１，３１．４１・・・半導体基板、２３．
３３．・・・第２絶縁体層、　旦、１庄・・・層積暦本
、　２４・・・第３絶縁体層、　２６，３６（３６ａ　
、３６ｂ　）−・・第１半導体層、　２７　・・・導電
性配線層、　２８．３８・・・第１絶縁体層、３４・・
・第２半導体層。 特許出願人　株式会社　東　　芝 （ｂ） 第 図 第 図 第 図 第 図 第 図 第 図（１） （ｂ） 第 図（２）

Claims (1)

1. 【特許請求の範囲】 １半導体基板主面上に選択気相成長法により形成された
   島状の第１半導体層と、島状の第１半導体層の側壁に接
   して第１半導体層を囲む環状低不純物濃度の第１絶縁体
   層と、前記半導体基板主面に形成された低不純物濃度の
   第２絶縁体層上に積層され且つ第１絶縁体層の側壁に接
   する層積層体とを有し、該層積層体は第１絶縁体層の側
   壁に接すると共に第１絶縁体層により第１半導体層と隔
   離される高不純物濃度の第３絶縁体層を含み、且つ第１
   半導体層は導電性配線層に接していることを特徴とする
   半導体装置。 ２半導体基板主面上に選択気相成長法により形成された
   島状の第１半導体層と、島状の第１半導体層の側壁に接
   して第１半導体層を囲む環状低不純物濃度の第１絶縁体
   層と、前記半導体基板主面に形成された低不純物濃度の
   第２絶縁体層上に積層され且つ第１絶縁体層の側壁に接
   する層積層体とを有し、該層積層体は第１絶縁体層の側
   壁に接する第２半導体層を含むことを特徴とする半導体
   装置。 ３前記第１半導体層に能動素子を形成し且つ前記第２半
   導体層を所定電位に保持した状態で使用する特許請求の
   範囲第２項記載の半導体装置の使用方法。