JPH025073B2 - - Google Patents

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JPH025073B2
JPH025073B2 JP720180A JP720180A JPH025073B2 JP H025073 B2 JPH025073 B2 JP H025073B2 JP 720180 A JP720180 A JP 720180A JP 720180 A JP720180 A JP 720180A JP H025073 B2 JPH025073 B2 JP H025073B2
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signal
circuit
pulse
output
horizontal synchronization
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JP720180A
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Hideki Miura
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Sony Corp
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Publication of JPH025073B2 publication Critical patent/JPH025073B2/ja
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00Details of television systems
    • H04N5/04Synchronising
    • H04N5/08Separation of synchronising signals from picture signals
    • H04N5/10Separation of line synchronising signal from frame synchronising signal or vice versa

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  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Synchronizing For Television (AREA)

Description

【発明の詳細な説明】 本発明は例えばVTRのモニタ受像機に適用し
て好適なフイールド周波数判別回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a field frequency discrimination circuit suitable for application to, for example, a monitor receiver of a VTR.

例えば、PAL,SECAM及び色副搬送波周波数
が4.43MHzのNTSCの各方式のテレビジヨン信号
を記録再生できるVTRがある。このようなVTR
に用いられるモニタ受像機にあつては、各方式の
テレビジヨン信号に於けるフイールド周波数、即
ち毎秒伝送されるフイールド数の違いを判別する
フイールド周波数判別回路を設け、その判別出力
に基づいて受信モードを切換る必要がある。
For example, there are VTRs that can record and reproduce television signals of PAL, SECAM, and NTSC systems with a color subcarrier frequency of 4.43 MHz. VTR like this
For monitor receivers used in the It is necessary to switch.

そこで、先ず第1図を参照して、従来のフイー
ルド周波数判別回路について説明する。1はテレ
ビジヨン信号から分離された垂直同期信号の供給
される入力端子である。この入力端子1には、
PAL,SECAM方式の如くフイールド周波数が50
フイールド/sec、1フレームの走査線数が625本
のテレビジヨン方式(以下単に50/625方式とい
う)か、又は色副搬送波周波数が4.43MHzの
NTSC方式の如くフイールド周波数が60フイール
ド/秒、1フレームの走査線数が525本のテレビ
ジヨン方式(以下単に60/525方式という)の垂直
同期信号が供給される。これら垂直同期信号の周
期は、60/525方式の場合はT1=16.7(msec)(第
2図A)、50/625方式の場合はT2(>T1)=20
(msec)(第2図B)である。
First, a conventional field frequency discrimination circuit will be described with reference to FIG. 1 is an input terminal to which a vertical synchronizing signal separated from the television signal is supplied. This input terminal 1 has
The field frequency is 50 as in PAL and SECAM systems.
field/sec, the number of scanning lines per frame is 625 (hereinafter simply referred to as 50/625 system), or the color subcarrier frequency is 4.43MHz.
A vertical synchronizing signal of a television system (hereinafter simply referred to as 60/525 system) with a field frequency of 60 fields/second and 525 scanning lines per frame, such as the NTSC system, is supplied. The period of these vertical synchronization signals is T 1 = 16.7 (msec) for the 60/525 system (Figure 2 A), and T 2 (>T 1 ) = 20 for the 50/625 system.
(msec) (Figure 2B).

2,3及び4は第1、第2及び第3の単安定マ
ルチバイブレータで、その各出力パルスの時間幅
を夫々τ1,τ2及びτ3(第2C,D,E)とする。
そして、T1,T2;τ1,τ2,τ3の間の関係を、τ1
T1<T2,τ1+τ2≒1/2(T1+T2),τ1+τ2+τ3
> T2に選定すると共に、τ2を第2図Aの垂直同期
信号の時間幅より僅か大、τ3を第2図Bの垂直同
期信号の時間幅より僅か大に夫々選定する。ここ
では、τ1=15(msec),τ2=τ3=3(msec)であ
る。
2, 3, and 4 are first, second, and third monostable multivibrators, and the time widths of their respective output pulses are τ 1 , τ 2 , and τ 3 (second C, D, and E), respectively.
Then, the relationship between T 1 , T 2 ; τ 1 , τ 2 , τ 3 is expressed as τ 1 <
T 1 < T 2 , τ 1 + τ 2 ≒ 1/2 (T 1 + T 2 ), τ 1 + τ 2 + τ 3
> T 2 , and τ 2 is selected to be slightly larger than the time width of the vertical synchronization signal in FIG. 2A, and τ 3 is selected to be slightly larger than the time width of the vertical synchronization signal in FIG. 2B. Here, τ 1 =15 (msec), τ 23 =3 (msec).

バイブレータ2,3,4が順次縦続接続され、
入力端子1がバイブレータ2の入力側より導出さ
れる。そして、入力端子1よりの垂直同期信号と
バイブレータ3の出力パルス(第2図D)とを第
1のタイミング比較回路5に供給して比較し、そ
の垂直同期信号が第2図Aの信号であればその出
力端子6にH(ハイ)の比較パルスが、、第2図B
の信号であればL(ロー)の比較パルスが夫々出
力される。又、入力端子1よりの垂直同期信号と
バイブレータ4の出力パルス(第2図E)とを第
2のタイミング比較回路7に供給して比較し、垂
直同期信号が第2図Bの信号であれば出力端子8
にHの比較パルスが、第2図Aの信号であればL
の比較パルスが夫々出力される。
Vibrators 2, 3, and 4 are sequentially connected in cascade,
An input terminal 1 is led out from the input side of a vibrator 2. Then, the vertical synchronization signal from the input terminal 1 and the output pulse of the vibrator 3 (Fig. 2D) are supplied to the first timing comparison circuit 5 for comparison, and the vertical synchronization signal is the signal shown in Fig. 2A. If so, an H (high) comparison pulse is output to the output terminal 6, as shown in Fig. 2B.
If the signal is , an L (low) comparison pulse is output. Also, the vertical synchronization signal from the input terminal 1 and the output pulse of the vibrator 4 (Fig. 2E) are supplied to the second timing comparison circuit 7 for comparison, and it is determined whether the vertical synchronization signal is the signal shown in Fig. 2B or not. output terminal 8
If the comparison pulse of H is the signal of A in Figure 2, then it is L.
comparison pulses are output respectively.

かくして、比較回路5,7の比較パルスによ
り、受信しているテレビジヨン信号が、60/525方
式であるか、50/625方式であるかの判別が行なわ
れる。
Thus, it is determined whether the received television signal is of the 60/525 format or the 50/625 format based on the comparison pulses of the comparator circuits 5 and 7.

しかしながら、かかる第1図のフイールド判別
回路では、CR回路を有する単安定マルチバイブ
レータを用いているためIC化が困難であるとい
う欠点がある。
However, the field discriminating circuit shown in FIG. 1 uses a monostable multivibrator having a CR circuit, so it has the disadvantage that it is difficult to integrate it into an IC.

かかる点に鑑み、本発明はIC化に好適で、し
かもノイズに強く且つ誤動作し難いフイールド周
波数判別回路を提案せんとするものである。
In view of these points, the present invention proposes a field frequency discrimination circuit that is suitable for IC implementation, is resistant to noise, and is difficult to malfunction.

第1の本発明は、1垂直周期期間内の水平同期
信号の個数が、夫々M個及びN個(但し、M<
N)で、フイールド周波数が夫々Fm及びFn(但
し、Fm>Fn)である第1及び第2のテレビジヨ
ン信号の内のいずれか一方の入力テレビジヨン信
号の垂直同期信号及び水平同期信号を供給するこ
とにより、入力テレビジヨン信号のフイールド周
波数が、Fm及びFnのいずれであるかを判別する
フイールド周波数判別回路において、入力テレビ
ジヨン信号のある垂直同期信号の到来直後からそ
の水平同期信号の個数を計数し、入力テレビジヨ
ン信号の次の垂直同期信号の到来時点が、水平同
期信号をS個(但し、M<S<N)計数する前の
所定期間内にあることを検出する第1の検出手段
と、入力テレビジヨン信号のある垂直同期信号の
到来直後からその水平同期信号の個数を計数し、
入力テレビジヨン信号の次の垂直同期信号の到来
時点が、水平同期信号をS個(但し、M<S<
N)計数した後の所定期間内にあることを検出す
る第2の検出手段とを有し、第1及び第2の検出
手段の検出出力に基づいて、入力テレビジヨン信
号のフイールド周波数が、Fm及びFnのいずれで
あるかを判別するようにしたものである。
In the first aspect of the present invention, the number of horizontal synchronization signals within one vertical period is M and N, respectively (where M<
N) supplies a vertical synchronization signal and a horizontal synchronization signal for one of the input television signals of the first and second television signals whose field frequencies are Fm and Fn, respectively (where Fm>Fn). By doing this, the field frequency discrimination circuit that determines whether the field frequency of the input television signal is Fm or Fn calculates the number of horizontal synchronization signals from immediately after the arrival of a certain vertical synchronization signal of the input television signal. a first detection for counting and detecting that the arrival point of the next vertical synchronization signal of the input television signal is within a predetermined period before counting S horizontal synchronization signals (where M<S<N); counting the number of horizontal synchronization signals immediately after the arrival of a certain vertical synchronization signal of the input television signal;
The arrival point of the next vertical synchronization signal of the input television signal is S horizontal synchronization signals (where M<S<
N) second detection means for detecting that the field frequency of the input television signal is within a predetermined period after counting, and based on the detection outputs of the first and second detection means, the field frequency of the input television signal is Fm and Fn.

第2の本発明は、第1の本発明において、更
に、第2の検出手段の検出出力によつてクリアさ
れると共に、第1の検出手段の検出出力を所定複
数個計数したとき出力を発生する第1の計数手段
と、第1の検出手段の検出出力によつてクリアさ
れると共に、第2の検出手段の検出出力を所定複
数個計数したとき出力を発生する第2の計数手段
とを設け、第1及び第2の計数手段の出力に基づ
いて、入力テレビジヨン信号のフイールド周波数
が、Fm及びFnのいずれであるかを判別するよう
にしたものである。
In the second aspect of the present invention, in the first aspect, the output is further cleared by the detection output of the second detection means, and generates an output when a predetermined plurality of detection outputs of the first detection means are counted. and a second counting means that is cleared by the detection output of the first detection means and generates an output when a predetermined number of detection outputs of the second detection means are counted. Based on the outputs of the first and second counting means, it is determined whether the field frequency of the input television signal is Fm or Fn.

以下本発明を、上述の60/525方式及び50/625方
式のテレビジヨン信号のフイールド周波数を判別
するフイールド周波数判別回路に適用した一実施
例を第3図について説明する。
An embodiment in which the present invention is applied to a field frequency discrimination circuit for discriminating the field frequency of the above-mentioned 60/525 format and 50/625 format television signals will be described below with reference to FIG.

さて、1垂直周期期間内に於ける水平同期信号
の個数は、60/525方式にあつては262.5個、50/62
5方式にあつては312.5個である。又、水平周波数
は両方式に於いて略等しい。そこで、両者の略中
間の個数を基準値、例えば288とし、カウンタを
用いて上述の1垂直周期期間内の水平同期信号の
個数を計数して基準値に達したかあるいは基準値
より少ない所定範囲内にあるかを検出すれば上述
の2方式のテレビジヨン信号のフイールド周波数
の判別を行なうことができる。第3図のフイール
ド周波数判別回路は、このような考えを基にして
いる。
Now, the number of horizontal synchronization signals within one vertical period is 262.5 in the 60/525 system, and 50/62
In the case of 5 methods, the number is 312.5. Also, the horizontal frequencies are approximately equal in both methods. Therefore, the number approximately halfway between the two is set as a reference value, for example 288, and the number of horizontal synchronization signals within one vertical period is counted using a counter, and the number of horizontal synchronization signals is determined to reach the reference value or within a predetermined range less than the reference value. If it is detected whether the frequency is within the range, it is possible to determine the field frequency of the television signal of the above-mentioned two systems. The field frequency discrimination circuit shown in FIG. 3 is based on this idea.

第3図に於いて、FF1,FF2,…FF22は
後述するカウンタを構成するフリツプフロツプ回
路で、その各出力を第4図及び第5図に同じ符号
で示してある。11,12は夫々50/625及び60/5
25方式の水平同期信号HD(第4図)及び垂直同
期信号VD(第4図)の供給される入力端子であ
る。
In FIG. 3, FF1, FF2, . 11 and 12 are 50/625 and 60/5 respectively
This is an input terminal to which a horizontal synchronizing signal HD (FIG. 4) and a vertical synchronizing signal VD (FIG. 4) of the X.25 system are supplied.

13は垂直同期信号VD(第4図)によりクリ
アされると共に水平同期信号HD(第4図)を288
個計数したときパルス(第4図)を出力する
290進カウンタ回路で、64進カウンタ14、8進
カウンタ15及びアンド回路16から構成され
る。
13 is cleared by the vertical synchronization signal VD (Fig. 4), and the horizontal synchronization signal HD (Fig. 4) is cleared by 288
Outputs a pulse (Figure 4) when counting.
The 290-decimal counter circuit is composed of a 64-decimal counter 14, an octal counter 15, and an AND circuit 16.

そして、第3図の実施例では、この290進カウ
ンタ回路13が、本発明の要旨における、入力テ
レビジヨン信号のある垂直同期信号の到来直後か
らその水平同期信号の個数を計数し、入力テレビ
ジヨン信号の次の垂直同期信号の到来時点が、水
平同期信号をS(=288)個〔但し、M(=262.5)
<S(=288)<N(312.5)〕計数した後であること
を検出する第2の検出手段に該当する。
In the embodiment shown in FIG. 3, the 290-decimal counter circuit 13 counts the number of horizontal synchronization signals of the input television signal immediately after the arrival of the vertical synchronization signal, and The arrival point of the next vertical synchronization signal is S (=288) horizontal synchronization signals [however, M (=262.5)]
<S (=288) <N (312.5)] This corresponds to the second detection means that detects that it is after counting.

64進カウンタ14は垂直同期信号VDによりク
リアされると共に水平同期信号HDを32個計数し
たときパルス(第4図)を出力するカウンタ
で、フリツプフロツプ回路FF1〜FF6から構成
される。8進カウンタ15は垂直同期信号VDに
よりクリアされると共にパルスを4個計数した
ときパルス(第4図)を出力するカウンタで、
フリツプフロツプ回路FF7〜FF9から構成され
る。この場合、カウンタ14,15にて512進の
カウンタ回路17が構成される。従つて、このカ
ウンタ回路17は、垂直同期信号VDによりクリ
アされると共に水平同期信号HDを256個計数す
るとパルスを出力することになる。そして、パ
ルス及びがアンド回路16に供給されて出力
信号が出力される。この出力信号としてパル
スが得られるのは、50/625方式の水平同期信号
HD及び垂直同期信号VDが夫々入力端子11,
12に供給された場合である。このパルスは第
4図に示す如く50/625方式い於いて、288(=256
+32)個の水平同期信号HDが計数されたとき立
上り、垂直同期信号VDが到来したとき立下る。
従つて、アンド回路16の出力たるパルスによ
り、一応受信されたテレビジヨン信号が50/625方
式であることが判別される。
The 64-decimal counter 14 is a counter that is cleared by the vertical synchronizing signal VD and outputs a pulse (FIG. 4) when 32 horizontal synchronizing signals HD are counted, and is composed of flip-flop circuits FF1 to FF6. The octal counter 15 is a counter that is cleared by the vertical synchronizing signal VD and outputs a pulse (Fig. 4) when four pulses have been counted.
It is composed of flip-flop circuits FF7 to FF9. In this case, the counters 14 and 15 constitute a 512-base counter circuit 17. Therefore, this counter circuit 17 is cleared by the vertical synchronizing signal VD and outputs a pulse when it counts 256 horizontal synchronizing signals HD. Then, the pulses and are supplied to the AND circuit 16, and an output signal is output. This pulse output signal is obtained from the 50/625 horizontal synchronization signal.
HD and vertical synchronization signal VD are input terminal 11, respectively.
12. This pulse is 288 (=256
It rises when +32) horizontal synchronizing signals HD are counted, and falls when the vertical synchronizing signal VD arrives.
Therefore, based on the pulse output from the AND circuit 16, it is determined that the received television signal is of the 50/625 format.

18はゲート信号発生回路で、これよりのゲー
ト信号(第4図)及び垂直同期信号VDがアン
ド回路19に供給される。
18 is a gate signal generating circuit, from which a gate signal (FIG. 4) and a vertical synchronizing signal VD are supplied to an AND circuit 19.

この第3図の実施例では、このゲート信号発生
回路18及びアンド回路19から成る回路が、本
発明の要旨における、入力テレビジヨン信号のあ
る垂直同期信号の到来直後からその水平同期信号
の個数を計数し、入力テレビジヨン信号の次の垂
直同期信号の到来時点が、水平同期信号をS(=
288)個〔但し、M(262.5)<S(=288)<N
(312.5)〕計数する前であることを検出する第1
の検出手段に該当する。
In the embodiment shown in FIG. 3, the circuit consisting of the gate signal generation circuit 18 and the AND circuit 19 calculates the number of horizontal synchronization signals of the input television signal immediately after the arrival of a certain vertical synchronization signal, according to the gist of the present invention. The arrival time of the next vertical synchronization signal of the input television signal is the horizontal synchronization signal S (=
288) [However, M (262.5) < S (= 288) < N
(312.5)] The first step to detect before counting
This falls under the detection means of

このゲート信号発生回路18は、カウンタ回路
13、インバータ回路20、アンド回路21、32
進カウンタ22及びインバータ回路23から構成
される。即ち、出力がインバータ回路20に供
給されて反転され、その出力〓(第4図)及びパ
ルスがアンド回路21に供給され、その出力パ
ルスD(第4図)がクリアパルスとして32進カウ
ンタ22に供給される。このパルスは水平同期
信号HDの256個目で立上り、50/625方式にあつ
ては水平同期信号HDの288個目で立下り、60/52
5方式にあつては垂直同期信号VDの到来時に立
下るパルスである。
This gate signal generation circuit 18 includes a counter circuit 13, an inverter circuit 20, AND circuits 21, 32
It is composed of a forward counter 22 and an inverter circuit 23. That is, the output is supplied to the inverter circuit 20 and inverted, the output 〓 (FIG. 4) and the pulse are supplied to the AND circuit 21, and the output pulse D (FIG. 4) is sent to the 32-decimal counter 22 as a clear pulse. Supplied. This pulse rises at the 256th horizontal synchronization signal HD, falls at the 288th horizontal synchronization signal HD in the 50/625 system, and
In the case of the 5th system, this is a pulse that falls when the vertical synchronizing signal VD arrives.

カウンタ22は水平同期信号HDを16個計数し
たときパルスを出力するもので、フリツプフロツ
プ回路FF10〜FF14から構成される。カウン
タ22の出力パルスはインバータ回路23に供給
されて反転され、その出力パルス(第4図)が
ゲート信号としてアンド回路19に供給される。
The counter 22 outputs a pulse when counting 16 horizontal synchronizing signals HD, and is composed of flip-flop circuits FF10 to FF14. The output pulse of the counter 22 is supplied to the inverter circuit 23 and inverted, and the output pulse (FIG. 4) is supplied to the AND circuit 19 as a gate signal.

このカウンタ22は、第4図に示すように、通
常は水平同期信号HDを16個計数する毎に、その
出力が「0」、「1」と交互に変化するが、パルス
によつてクリアされたときは、そのパルスの
立ち上がりから立ち下がりまでの期間は、水平同
期信号HDの計数を停止する。
As shown in FIG. 4, the output of this counter 22 normally changes to "0" and "1" alternately every time it counts 16 horizontal synchronizing signals HD, but it is cleared by a pulse. When this occurs, counting of the horizontal synchronization signal HD is stopped during the period from the rise to the fall of that pulse.

従つて、60/525方式の場合は、第4図に示す如
く、パルスは、垂直同期信号(水平周期の3倍
の時間幅を有する)VDの到来後、水平同期信号
HDを256個計数したとき立ち上がり、275.5個計
数したとき立ち下がるので、これをアンド回路1
9に供給すれば、60/525方式の垂直同期信号VD
を、パルスの如くゲートすることができる。
Therefore, in the case of the 60/525 system, as shown in FIG.
It rises when 256 HDs are counted and falls when 275.5 HDs are counted, so this is connected to AND circuit 1.
9, the 60/525 vertical synchronization signal VD
can be gated like a pulse.

又、50/625方式の場合は、パルスは垂直同期
信号VDの到来後、水平同期信号HDを256個計数
したとき立ち上がり、304個計数したとき立ち下
がるので、これをアンド回路19に供給しても、
50/625方式の垂直同期信号VDはゲートされな
い。
In addition, in the case of the 50/625 system, the pulse rises when 256 horizontal sync signals HD are counted after the arrival of the vertical sync signal VD, and falls when 304 are counted, so this pulse is supplied to the AND circuit 19. too,
The 50/625 vertical synchronization signal VD is not gated.

かくして、入力端子12に供給される垂直同期
信号VDが60/525方式のものである場合にのみ、
アンド回路19の出力F(第4図)はその垂直同
期信号VDとなり、一応受信されたテレビジヨン
信号が60/525方式であることが判別される。
Thus, only if the vertical synchronization signal VD supplied to the input terminal 12 is of the 60/525 format,
The output F (FIG. 4) of the AND circuit 19 becomes the vertical synchronizing signal VD, and it is determined that the received television signal is of the 60/525 format.

ところで、パルス及びにノイズが混入した
りすると、50/625,60/525方式の判別を誤る慮れ
がある。そこで、所定進例えば共に16進のカウン
タ24,25を設け、パルスをカウンタ24の
入力端子及びカウンタ25のクリア端子に、パル
スをカウンタ25の入力端子及びクリア端子に
夫々供給し、パルスC(第4図,第5図)及びF
(第4図,第5図)のいずれか一方のみが複数個、
ここでは8個連続したとき夫々その出力側にパル
スH(第5図)又はパルスG(第5図)が出力され
るようになされる。尚、カウンタ24はフリツプ
フロツプ回路FF19〜FF22から構成され、カ
ウンタ25はフリツプフロツプ回路FF15〜FF
18から構成される。
By the way, if noise is mixed in with the pulse, there is a possibility that the 50/625 and 60/525 formats will be incorrectly determined. Therefore, counters 24 and 25 of a predetermined number, for example, both hexadecimal, are provided, and the pulse is supplied to the input terminal of the counter 24 and the clear terminal of the counter 25, and the pulse is supplied to the input terminal and the clear terminal of the counter 25, respectively. 4, 5) and F
(Fig. 4, Fig. 5), only one of them is plural,
Here, when eight consecutive pulses occur, pulse H (FIG. 5) or pulse G (FIG. 5) is outputted to the output side of each pulse. The counter 24 is composed of flip-flop circuits FF19 to FF22, and the counter 25 is composed of flip-flop circuits FF15 to FF.
Consists of 18.

この第3図の実施例では、カウンタ25,24
が、第2の本発明の要旨における、第2の検出手
段の検出出力によつてクリアされると共に、第1
の検出手段の検出出力を所定複数個計数したとき
出力を発生する第1の計数手段と、第1の検出手
段の検出出力によつてクリアされると共に、第2
の検出手段の検出出力を所定複数個計数したとき
出力を発生する第2の計数手段とに夫々該当す
る。
In the embodiment of FIG. 3, the counters 25, 24
is cleared by the detection output of the second detection means in the second gist of the present invention, and the first
a first counting means that generates an output when a predetermined number of detection outputs of the detection means are counted; and a second counting means that is cleared by the detection output of the first detection means;
The second counting means generates an output when a predetermined plurality of detection outputs of the detection means are counted.

そして、パルスH及びGはインバータ回路2
6,27を通じてRSフリツプフロツプ回路28
の夫々セツト端子、リセツト端子に供給される。
そして、フリツプフロツプ回路28の非反転出力
端子及び反転出力端子が夫々出力端子29,30
に導出される。かくして、50/625方式のテレビジ
ヨン信号の受信時は出力端子29の出力がHとな
り、60/525方式のテレビジヨン信号の受信時は出
力端子30の出力がHとなる。
And pulses H and G are inverter circuit 2
RS flip-flop circuit 28 through 6, 27
are supplied to the set and reset terminals, respectively.
The non-inverting output terminal and the inverting output terminal of the flip-flop circuit 28 are output terminals 29 and 30, respectively.
is derived. Thus, when a 50/625 format television signal is received, the output of the output terminal 29 becomes H, and when a 60/525 format television signal is received, the output of the output terminal 30 becomes H.

次に第6図を参照して、本発明の他の実施例を
説明するも、上述の第3図と対応する部分には同
一符号を付して重複説明を一部省略する。
Next, another embodiment of the present invention will be described with reference to FIG. 6. Parts corresponding to those in FIG.

さて、1垂直周期期間内に於ける水平同期信号
の個数は、上述したように60/525方式にあつては
262.5個、50/625方式にあつては312.5個である。
そこで、両者の略中間の個数を基準値、例えば
288とし、基準値に対し上下に所定個数幅、例え
ば48を有する下限値、従つて240、上限値、従つ
て336を定める。そして、カウンタを用いて1垂
直周期期間内の水平同期信号の個数を計数し、そ
の個数が下限値乃至上限値内に於いて、下限値乃
至基準値内及び基準値乃至上限値内のいずれにあ
るかを検出すれば上述の2方式のテレビジヨン信
号のフイールド周波数の判別を行なうことができ
る。第6図のフイールド判別回路は、このような
考えを基にしている。
Now, the number of horizontal synchronization signals within one vertical period is, as mentioned above, in the 60/525 system.
262.5 pieces, and 312.5 pieces for the 50/625 method.
Therefore, we set the number approximately in the middle between the two as a reference value, for example,
288, a predetermined width above and below the reference value, for example, a lower limit value of 48, which is 240, and an upper limit value, which is 336. Then, use a counter to count the number of horizontal synchronizing signals within one vertical period, and if the number is between the lower limit and the upper limit, whether it is between the lower limit or the reference value or between the reference value and the upper limit. If it is detected, the field frequencies of the two types of television signals mentioned above can be determined. The field discrimination circuit shown in FIG. 6 is based on this idea.

第6図に於いてFF1,FF2,…,FF24は
後述するカウンタを構成するフリツプフロツプ回
路であるが、第3図のフリツプフロツプ回路FF
1,FF2,…,FF22とは別個のものとする。
これらフリツプフロツプ回路FF1,FF2,…,
FF24の各出力を第7図、第8図及び第9図に
同じ付号で示してある。又、第6図乃至第9図に
於けるパルス又は出力〜も、第3図乃至第5
図のパルス又は出力〜とは別個のものとす
る。
In FIG. 6, FF1, FF2, ..., FF24 are flip-flop circuits constituting a counter to be described later, but the flip-flop circuit FF in FIG.
1, FF2, ..., FF22.
These flip-flop circuits FF1, FF2,...
Each output of the FF 24 is shown with the same number in FIGS. 7, 8, and 9. Also, the pulses or outputs in FIGS. 6 to 9 are also similar to those in FIGS. 3 to 5.
It is separate from the pulse or output shown in the figure.

31は垂直同期信号VD(第7図、第8図)に
関連した後述するパルス(第7図、第8図)に
よりクリアされると共に水平同期信号HD(第7
図、第8図)を240個計数したときパルス(第
7図、第8図)を出力する242進カウンタ回路で、
64進カウンタ32、4進カウンタ33及びアンド
回路34から構成される。64進カウンタ32はパ
ルスによりクリアされると共に水平同期信号
HDを32個計数したときパルスを出力するカウン
タで、フリツプフロツプ回路FF1〜FF6から構
成される。4進カウンタ33はパルスによりク
リアされると共に64進カウンタ31のフリツプフ
ロツプ回路FF6の出力を2個計数したときパル
スを出力するカウンタで、フリツプフロツプ回路
FF7,FF8から構成される。そして、フリツプ
フロツプ回路FF5,FF6,FF7及びFF8の各
出力パルスがアンド回路34に供給されて、アン
ド回路34よりパルスBが出力される。
31 is cleared by a pulse (described later) related to the vertical synchronization signal VD (Figs. 7 and 8), and is also cleared by the horizontal synchronization signal HD (Fig. 7).
It is a 242-decimal counter circuit that outputs a pulse (Fig. 7, Fig. 8) when counting 240 pieces (Fig. 7, Fig. 8).
It is composed of a 64-base counter 32, a 4-base counter 33, and an AND circuit 34. The 64-decimal counter 32 is cleared by the pulse and the horizontal synchronization signal
This counter outputs a pulse when 32 HDs are counted, and is composed of flip-flop circuits FF1 to FF6. The 4-ary counter 33 is a counter that is cleared by a pulse and outputs a pulse when it counts two outputs from the flip-flop circuit FF6 of the 64-ary counter 31.
Consists of FF7 and FF8. Then, each output pulse of the flip-flop circuits FF5, FF6, FF7 and FF8 is supplied to the AND circuit 34, and the AND circuit 34 outputs a pulse B.

35は垂直同期信号VDに関連したパルスを
発生する回路で、ナンド回路36とRSフリツプ
フロツプ回路37とから構成される。水平同期信
号HDとパルスとがナンド回路36に供給さ
れ、その出力パルスがフリツプフロツプ回路37
のリセツト入力端子に、垂直同期信号VDがその
セツト入力端子に供給され、その反転出力端子よ
りパルスが出力される。このパルスは第7図
及び第8図に示す如く、ある垂直同期信号VDの
到来後水平同期信号HDを241個計数したとき立
上り、次の垂直同期信号VDの到来時立下るパル
スである。このパルスでカウンタ回路32をク
リアするので、垂直同期信号VD自体でクリアす
るに比し、ノイズによる誤クリアの虞れが無い。
又、垂直同期信号VDが途中で欠落してもクリア
動作を行なう。
A circuit 35 generates pulses related to the vertical synchronizing signal VD, and is composed of a NAND circuit 36 and an RS flip-flop circuit 37. The horizontal synchronizing signal HD and the pulse are supplied to the NAND circuit 36, and the output pulse is supplied to the flip-flop circuit 37.
A vertical synchronizing signal VD is supplied to the reset input terminal of the circuit, and a pulse is output from its inverted output terminal. As shown in FIGS. 7 and 8, this pulse rises when 241 horizontal synchronizing signals HD are counted after the arrival of a certain vertical synchronizing signal VD, and falls when the next vertical synchronizing signal VD arrives. Since the counter circuit 32 is cleared by this pulse, there is no risk of erroneous clearing due to noise, compared to clearing by the vertical synchronizing signal VD itself.
Furthermore, even if the vertical synchronization signal VD is lost midway, a clearing operation is performed.

38は垂直同期信号中のノイズを除去するため
のノイズ除去回路で、インバータ回路39、アン
ド回路40及び3進カウンタ41から構成され
る。垂直同期信号VDがインバータ回路39を通
じてアンド回路40に供給される。又、水平同期
信号HD及び後述するフリツプフロツプ回路46
の反転出力端子よりのパルスが3進カウンタに
供給され、カウンタ41の出力がアンド回路40
に供給される。そして、このアンド回路よりのノ
イズの除去された垂直同期信号が後述するアンド
回路49,50に供給される。
Reference numeral 38 denotes a noise removal circuit for removing noise in the vertical synchronization signal, which is composed of an inverter circuit 39, an AND circuit 40, and a ternary counter 41. Vertical synchronization signal VD is supplied to AND circuit 40 through inverter circuit 39. Also, a horizontal synchronizing signal HD and a flip-flop circuit 46 to be described later.
The pulse from the inverted output terminal of is supplied to the ternary counter, and the output of the counter 41 is sent to the AND circuit 40.
is supplied to The vertical synchronizing signal from this AND circuit from which noise has been removed is supplied to AND circuits 49 and 50, which will be described later.

3進カウンタ41は、フリツプフロツプ回路
FF9,FF10、オア回路42及びアンド回路4
3から構成される。そして、水平同期信号HDが
フリツプフロツプ回路FF9に供給され、その出
力がフリツプフロツプ回路FF10及びアンド回
路43に供給され、フリツプフロツプ回路FF1
0の出力がアンド回路43に供給される。そし
て、アンド回路43の出力及び後述するフリツプ
フロツプ回路46よりのパルスEがオア回路42
に供給され、その出力がフリツプフロツプ回路
FF9及びFF10にクリアパルスとして供給され
る。
The ternary counter 41 is a flip-flop circuit.
FF9, FF10, OR circuit 42 and AND circuit 4
Consists of 3. Then, the horizontal synchronizing signal HD is supplied to the flip-flop circuit FF9, and its output is supplied to the flip-flop circuit FF10 and the AND circuit 43.
An output of 0 is supplied to the AND circuit 43. Then, the output of the AND circuit 43 and the pulse E from the flip-flop circuit 46 (described later) are sent to the OR circuit 43.
and its output is a flip-flop circuit.
It is supplied to FF9 and FF10 as a clear pulse.

49,50はアンド回路で、これにノイズ除去
回路38よりの垂直同期信号を供給し、これを後
述するゲート信号発生回路51よりのゲート信号
(第7図、第8図)、(第7図、第8図)、〓
(第7図、第8図)にてゲートし、夫々50/625,6
0/525方式の垂直同期信号に対応する判別パルス
(第7図)及び(第8図)を出力するように
している。
49 and 50 are AND circuits to which a vertical synchronizing signal from the noise removal circuit 38 is supplied, and gate signals from a gate signal generation circuit 51 (FIGS. 7 and 8), which will be described later. , Figure 8),
(Figures 7 and 8), gated at 50/625 and 6, respectively.
Discrimination pulses (FIG. 7) and (FIG. 8) corresponding to the 0/525 vertical synchronization signal are output.

51はゲート信号発生回路で、242進出カウン
タ回路31、3進カウンタ41、インバータ回路
44,45、RSフリツプフロツプ回路46、64
進カウンタ47及びインバータ回路48から構成
されている。
51 is a gate signal generation circuit, which includes a 242 advance counter circuit 31, a ternary counter 41, inverter circuits 44, 45, and RS flip-flop circuits 46, 64.
It consists of a forward counter 47 and an inverter circuit 48.

この第6図の実施例では、アンド回路50及び
ゲート信号発生回路51から成る回路が、本発明
の要旨における、入力テレビジヨン信号のある垂
直同期信号の到来直後からその水平同期信号の個
数を計数し、入力テレビジヨン信号の次の垂直同
期信号の到来時点が、水平同期信号をS(=288)
個〔但し、M(=262.5)<S(=288)<N(312.5)

計数する前であることを検出する第1の検出手段
に該当する。
In the embodiment of FIG. 6, a circuit comprising an AND circuit 50 and a gate signal generation circuit 51 counts the number of horizontal synchronization signals of an input television signal immediately after the arrival of a certain vertical synchronization signal, according to the gist of the present invention. Then, the arrival time of the next vertical synchronization signal of the input television signal is S(=288) above the horizontal synchronization signal.
[However, M (= 262.5) < S (= 288) < N (312.5)
]
This corresponds to the first detection means for detecting that it is before counting.

又、第6図の実施例では、アンド回路49及び
ゲート信号発生回路51から成る回路が、本発明
の要旨における、入力テレビジヨン信号のある垂
直同期信号の到来直後からその水平同期信号の個
数を計数し、入力テレビジヨン信号の次の垂直同
期信号の到来時点が、水平同期信号をS(=288)
個〔但し、M(=262.5)<S(=288)<N(312.5)

計数した後であることを検出する第2の検出手段
に該当する。
Further, in the embodiment shown in FIG. 6, the circuit consisting of the AND circuit 49 and the gate signal generation circuit 51 calculates the number of horizontal synchronization signals of the input television signal immediately after the arrival of the vertical synchronization signal, according to the gist of the present invention. The arrival time of the next vertical synchronization signal of the input television signal is equal to the horizontal synchronization signal S (=288).
[However, M (= 262.5) < S (= 288) < N (312.5)
]
This corresponds to the second detection means that detects that the count has been completed.

242進カウンタ回路31よりのパルスがイン
バータ回路44を介してフリツプフロツプ回路4
6のセツト入力端子に供給される。3進カウンタ
41のフリツプフロツプ回路FF10の出力が64
進カウンタ47に供給される。カウンタ47はフ
リツプフロツプ回路F11〜F16から構成さ
れ、3進カウンタ41の出力を32個計数するとパ
ルス(第7図、第8図)を出力すると共に、16
個計数するとパルス(第7図、第8図)を出力
する。そして、パルスがインバータ回路45を
通じてフリツプフロツプ回路46のリセツト入力
端子に供給される。フリツプフロツプ回路46は
入力信号の立ち下りで動作し、各々非反転及び反
転出力端子より夫々パルス、(第7図、第8
図)が出力される。パルスは第7図及び第8図
に示す如く水平同期信号HDの240個目で立上り、
336(=240+96)個目で立下るパルスであり、又、
パルスはパルスの逆相のパルスである。パル
スは3進カウンタ41に供給されると共に、64
進出カウンタ47にクリアパルスとして供給され
る。
The pulse from the 242 binary counter circuit 31 is sent to the flip-flop circuit 4 via the inverter circuit 44.
6 set input terminals. The output of the flip-flop circuit FF10 of the ternary counter 41 is 64
It is supplied to the advance counter 47. The counter 47 is composed of flip-flop circuits F11 to F16, and when it counts 32 outputs from the ternary counter 41, it outputs a pulse (Figs. 7 and 8) and 16
When counting, a pulse (Figures 7 and 8) is output. The pulse is then supplied through the inverter circuit 45 to the reset input terminal of the flip-flop circuit 46. The flip-flop circuit 46 operates at the falling edge of the input signal, and outputs pulses from the non-inverting and inverting output terminals, respectively (Figs. 7 and 8).
) is output. The pulse rises at the 240th horizontal synchronization signal HD as shown in Figures 7 and 8.
This is the pulse that falls at the 336th (=240+96)th pulse, and
The pulse is a pulse with the opposite phase of the pulse. The pulses are supplied to a ternary counter 41 and 64
It is supplied to the advance counter 47 as a clear pulse.

64進カウンタ47よりのパルスは、第7図及
び第8図に示す如く水平同期信号の288個目で立
上り、336個目で立下るパルスであり、インバー
タ回路48よりのパルス〓はパルスの位相反転
されたものである。そして、アンド回路49にパ
ルスFがゲート信号として供給されることによ
り、受信しているテレビジヨン信号が50/625方式
のとき第7図に示す如くパルスがアンド回路4
9から出力されて、16進カウンタ24の入力端子
及び16進カウンタ25のクリア端子に供給され
る。又、アンド回路50にパルス及びパルス〓
がゲート信号×〓(第7図、第8図)として供
給されることにより、受信しているテレビジヨン
信号が60/525方式のとき第8図に示す如くパルス
がアンド回路50から出力されて16進カウンタ
25の入力端子及び16進カウンタ24のクリア端
子に供給される。尚、カウンタ24はフリツプフ
ロツプ回路FF21〜FF24から構成され、カウ
ンタ25はフリツプフロツプ回路FF17〜FF2
0から構成される。
The pulse from the 64-ary counter 47 is a pulse that rises at the 288th horizontal synchronization signal and falls at the 336th as shown in FIGS. 7 and 8, and the pulse from the inverter circuit 48 is a pulse whose phase is It is reversed. Then, by supplying the pulse F to the AND circuit 49 as a gate signal, when the television signal being received is of the 50/625 format, the pulse F is supplied to the AND circuit 49 as shown in FIG.
9 and is supplied to the input terminal of the hexadecimal counter 24 and the clear terminal of the hexadecimal counter 25. Also, the AND circuit 50 receives a pulse and a pulse
is supplied as a gate signal ×〓 (Figs. 7 and 8), so that when the received television signal is of the 60/525 format, a pulse is output from the AND circuit 50 as shown in Fig. 8. It is supplied to the input terminal of the hexadecimal counter 25 and the clear terminal of the hexadecimal counter 24. Note that the counter 24 is composed of flip-flop circuits FF21 to FF24, and the counter 25 is composed of flip-flop circuits FF17 to FF2.
Consists of 0.

この第6図の実施例では、第3図の実施例と同
様に、カウンタ25,24が、第2の本発明の要
旨における、第2の検出手段の検出出力によつて
クリアされると共に、第1の検出手段の検出出力
を所定複数個計数したとき出力を発生する第1の
計数手段と、第1の検出手段の検出出力によつて
クリアされると共に、第2の検出手段の検出出力
を所定複数個計数したとき出力を発生する第2の
計数手段とに夫々該当する。そして、パルス
(第7図、第9図)及びパルス(第8図、第9
図)のいずれか一方のみが8個連続したとき、
夫々カウンタ24又は25にパルス(第7図、
第9図)又はパルス(第8図、第9図)が出力
され、夫々インバータ回路26,27を通じてフ
リツプフロツプ回路28のセツト入力端子及びリ
セツト入力端子に供給される。そして、フリツプ
フロツプ回路28の非反転出力端子及び反転出力
端子が夫々出力端子29,30に導出される。か
くして、50/625方式のテレビジヨン信号の受信時
は出力端子29の出力が「H」となり、60/525方
式のテレビジヨン信号の受信時は出力端子30の
出力が「H」となる。
In the embodiment of FIG. 6, like the embodiment of FIG. 3, the counters 25 and 24 are cleared by the detection output of the second detection means according to the second gist of the present invention, and A first counting means that generates an output when a predetermined number of detection outputs of the first detection means are counted, and a detection output of the second detection means, which is cleared by the detection output of the first detection means; and a second counting means that generates an output when a predetermined plurality of numbers are counted. Then, pulse (Fig. 7, Fig. 9) and pulse (Fig. 8, Fig. 9)
When only one of (Fig.) is 8 consecutive,
A pulse is sent to the counter 24 or 25, respectively (Fig. 7,
9) or pulses (FIGS. 8 and 9) are output and supplied to the set and reset input terminals of the flip-flop circuit 28 through inverter circuits 26 and 27, respectively. The non-inverting output terminal and the inverting output terminal of the flip-flop circuit 28 are led out to output terminals 29 and 30, respectively. Thus, when receiving a 50/625 format television signal, the output of the output terminal 29 becomes "H", and when receiving a 60/525 format television signal, the output of the output terminal 30 becomes "H".

上述せる本発明によれば、IC化に好適で、し
かもノイズに強く且つ誤動作し難いフイールド周
波数判別回路を得ることができる。
According to the present invention described above, it is possible to obtain a field frequency discrimination circuit that is suitable for IC implementation, is resistant to noise, and is difficult to malfunction.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のフイールド判別回路を示すブロ
ツク線図、第2図は波形図、第3図は本発明の一
実施例を示すブロツク線図、第4図及び第5図は
第3図の実施例に対する波形図、第6図は本発明
の他の実施例を示すブロツク線図、第7図、第8
図及び第9図は第6図の実施例に対する波形図で
ある。 13,31は第1のカウンタ手段としてのカウ
ンタ回路、24,25は夫々第2及び第3のカウ
ンタ手段としてのカウンタ、28はフリツプフロ
ツプ回路である。
FIG. 1 is a block diagram showing a conventional field discrimination circuit, FIG. 2 is a waveform diagram, FIG. 3 is a block diagram showing an embodiment of the present invention, and FIGS. 4 and 5 are the same as in FIG. Waveform diagrams for the embodiment, FIG. 6 are block diagrams showing other embodiments of the present invention, FIGS. 7 and 8.
9 and 9 are waveform diagrams for the embodiment of FIG. 6. 13 and 31 are counter circuits as first counter means, 24 and 25 are counters as second and third counter means, respectively, and 28 is a flip-flop circuit.

Claims (1)

【特許請求の範囲】 1 1垂直周期期間内の水平同期信号の個数が、
夫々M個及びN個(但し、M<N)で、フイール
ド周波数が夫々Fm及びFn(但し、Fm>Fn)で
ある第1及び第2のテレビジヨン信号の内のいず
れか一方の入力テレビジヨン信号の垂直同期信号
及び水平同期信号を供給することにより、上記入
力テレビジヨン信号のフイールド周波数が、上記
Fm及びFnのいずれであるかを判別するフイール
ド周波数判別回路において、 上記入力テレビジヨン信号のある垂直同期信号
の到来直後からその水平同期信号の個数を計数
し、上記入力テレビジヨン信号の次の垂直同期信
号の到来時点が、上記水平同期信号をS個(但
し、M<S<N)計数する前の所定期間内にある
ことを検出する第1の検出手段と、 上記入力テレビジヨン信号のある垂直同期信号
の到来直後からその水平同期信号の個数を計数
し、上記入力テレビジヨン信号の次の垂直同期信
号の到来時点が、上記水平同期信号をS個(但
し、M<S<N)計数した後の所定期間内にある
ことを検出する第2の検出手段とを有し、 上記第1及び第2の検出手段の検出出力に基づ
いて、上記入力テレビジヨン信号のフイールド周
波数が、上記Fm及びFnのいずれであるかを判別
することを特徴とするフイールド周波数判別回
路。 2 1垂直周期期間内の水平同期信号の個数が、
夫々M個及びN個(但し、M<N)で、フイール
ド周波数が夫々Fm及びFn(但し、Fm>Fn)で
ある第1及び第2のテレビジヨン信号の内のいず
れか一方の入力テレビジヨン信号の垂直同期信号
及び水平同期信号を供給することにより、上記入
力テレビジヨン信号のフイールド周波数が、上記
Fm及びFnのいずれであるかを判別するフイール
ド周波数判別回路において、 上記入力テレビジヨン信号のある垂直同期信号
の到来直後からその水平同期信号の個数を計数
し、上記入力テレビジヨン信号の次の垂直同期信
号の到来時点が、上記水平同期信号をS個(但
し、M<S<N)計数する前の所定期間内にある
ことを検出する第1の検出手段と、 上記入力テレビジヨン信号のある垂直同期信号
の到来直後からその水平同期信号の個数を計数
し、上記入力テレビジヨン信号の次の垂直同期信
号の到来時点が、上記水平同期信号をS個(但
し、M<S<N)計数した後の所定期間内にある
ことを検出する第2の検出手段と、 上記第2の検出手段の検出出力によつてクリア
されると共に、上記第1の検出手段の検出出力を
所定複数個計数したとき出力を発生する第1の計
数手段と、 上記第1の検出手段の検出出力によつてクリア
されると共に、上記第2の検出手段の検出出力を
所定複数個計数したとき出力を発生する第2の計
数手段とを有し、 上記第1及び第2の計数手段の出力に基づい
て、上記入力テレビジヨン信号のフイールド周波
数が、上記Fm及びFnのいずれであるかを判別す
ることを特徴とするフイールド周波数判別回路。
[Claims] 1. The number of horizontal synchronization signals within one vertical period is
Input television of either one of the first and second television signals, which are M and N (M<N), respectively, and whose field frequencies are Fm and Fn (Fm>Fn), respectively. By supplying a vertical sync signal and a horizontal sync signal of the signal, the field frequency of the input television signal is adjusted to the
In the field frequency discrimination circuit that determines whether the input television signal is Fm or Fn, the number of horizontal synchronization signals is counted immediately after the arrival of the vertical synchronization signal with the input television signal, and the number of horizontal synchronization signals is counted immediately after the input television signal is input. a first detection means for detecting that the synchronization signal arrives within a predetermined period before counting S horizontal synchronization signals (where M<S<N); Immediately after the arrival of the vertical synchronization signal, the number of horizontal synchronization signals is counted, and the arrival time of the next vertical synchronization signal of the input television signal is determined by counting the number of horizontal synchronization signals (M<S<N). and a second detection means for detecting that the field frequency of the input television signal is within a predetermined period after the Fm. and Fn. 2 The number of horizontal synchronization signals within one vertical period is
Input television of either one of the first and second television signals, which are M and N (M<N), respectively, and whose field frequencies are Fm and Fn (Fm>Fn), respectively. By supplying a vertical sync signal and a horizontal sync signal of the signal, the field frequency of the input television signal is adjusted to the
In the field frequency discrimination circuit that determines whether the input television signal is Fm or Fn, the number of horizontal synchronization signals is counted immediately after the arrival of the vertical synchronization signal with the input television signal, and the number of horizontal synchronization signals is counted immediately after the input television signal is input. a first detection means for detecting that the synchronization signal arrives within a predetermined period before counting S horizontal synchronization signals (where M<S<N); Immediately after the arrival of the vertical synchronization signal, the number of horizontal synchronization signals is counted, and the arrival time of the next vertical synchronization signal of the input television signal is determined by counting the number of horizontal synchronization signals (M<S<N). a second detection means for detecting that a predetermined period has elapsed after the second detection means; and the second detection means is cleared by the detection output of the second detection means, and a predetermined number of detection outputs of the first detection means are counted. a first counting means that generates an output when the first counting means is cleared by the detection output of the first detection means, and generates an output when a predetermined plurality of detection outputs of the second detection means are counted; and a second counting means, which determines whether the field frequency of the input television signal is Fm or Fn based on the outputs of the first and second counting means. Field frequency discrimination circuit.
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