JPH0250458A

JPH0250458A - 半導体集積回路装置

Info

Publication number: JPH0250458A
Application number: JP63201224A
Authority: JP
Inventors: Hiroshi Nakazato; 浩中里
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-08-12
Filing date: 1988-08-12
Publication date: 1990-02-20
Anticipated expiration: 2011-12-04
Also published as: JP2560790B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はある論理式を実現するための論理積を作る回路
平面（以下ＡＮＤ面と略す）と論理和を作る回路平面（
以下ＯＲ面と略す）を持つ半導体集積回路装置（プログ
ラマブル・ロジック・アレイ、以下ＰＬＡと略す）に関
し、特にＰＬＡの低消費電力化に関する。

〔従来の技術〕

従来、この種のＰＬ・Ａは、第８図に示すようンこ、入
力信号Ｌ＋　Ｌｔ・・・・・・、Ｉ詠入力し、それらの
正論理信号１１’　、　Ｉｔ’・・・・・・　Ｉ　、　
ｌ　と負論理信号Ｉ＋１１２′の論理積を作るＡＮＤ面
１０と、ＡＮＤ面〜１０からの出力Ｔ　１ＨＴｔ＊・・
・・・・、Ｔ１（積項線と呼ぶ）の論理和を作る０８面
２０と、０８面２０からの出力Ｒ１１Ｒｚ、・・・・・
・、　弘ヲ端子Ｏｔ。

０□、・・・・・・、Ｏｆｉに出力する回路から構成さ
れてＵ−た。

第９図はＡＮＤ面１０をマトリクス状ｔこ並べたＭＯＳ
）ランジスタＭＡＮＤによって構成した例である０図中
Ｏ印はＩ　ｌ’　ｒ　ＩＩ　　ｒ　Ｉ！’　＋石＝。

・・・・・・、■、ｒ、ＷまたはＴｌｌ　Ｔｉ・・・・
・・ＩＴＩとの接続をするための接続点で、接続するか
どうかで入力信号のどのような論理を実現するか決まる
。

また、ＭＬＤ＋は積項線の高レベルを保つための負荷ト
ランジスタである。図の例ではＰチャネル型ＭＯ８）ラ
ンジスタを用いており、ゲートを接地電位にして常時積
項線に電流を供給し続けている。

積項線に流れる電流は、高レベルになった工。

了〒−１・・・・・・、ｌｆｆ１ｒ、Ｗに接続されたＭ
え、。の数によって変り、その数が多ければ多いほど電
流は大量に流れる。

第１０図はＯＲＲ２Ｏ３マトリクス状に並べたＭＯＳ）
ランジスタＭ。Ｒによって構成した例である。ＡＮＤ面
と同様に○印は積項線Ｔ、、Ｔｔ。

・・・・・ＩＴＩと出力線Ｒ１，Ｒ２＋・・・・・・、
Ｒ７とを接続する接続点を示している。ＭｔＤ２は出力
線を高レベルに保つためのＰチャネル型ＭＯ８）ランジ
スタで、ＡＮＤ面と同様、接続されるＭ。３の数が多い
ほど負荷トランジスタＭＬＤ２を通して流れる電流も多
くなる。

〔発明が解決しようとする課題〕

上述した従来のＰＬＡは、負荷トランジスタのゲートを
接地して常時電流が積項線ないしは出力線に流れる構成
をしているため、消費電力が多いという欠点がある。

〔課題を解決するための手段〕

本発明の半導体集積回路装置は、ＡＮＤ面とＯＲ面との
間に切換えスイッチを有し、かつ所定信号を入力して、
入力信号の伝搬を制御する信号と、ＡＮＤ面の電源に接
続される負荷素子の導通を制御する信号と、上述の切換
えスイッチの導通な制御する信号と、ＯＲ面の電源に接
続される負荷素子の導通を制御する信号とを発生する信
号発生器とを有している。

〔実施例〕

第１図は本発明の一実施例のブロック図である。

Ｉｌｌ　Ｉ２１・・・・・・＋ｌｌ１１は入力信号、Ｉ
ＩＺＩ２・・・・・・　１　、＋はその正論理信号、Ｈ
，Ｒ２・・・・・・、Ｔ丁′はその負論理信号である。

１０はＡＮＤ面、２０はＯＲ面で、それぞれ第９図、第
１０図に示すようにＭＯＳ）ランジスタで構成されてい
る。１２と２２はそれぞれ第２図、第３図に示すように
ＡＮＤ面とＯＲ面に電源を供給するための負荷トランジ
スタ群である。４０はＡＮＤ面１０の積項線の出力とＯ
Ｒ面との間を接続したり、切断したりする切換えスイッ
チ群で一例を第４図に示す。３０はＯ３（チップセレク
ト）信号によって、入力信号Ｌ’　、Ｌ下　、　２ｒ　
、　ｒ　。

・・・・・・、工。Ｚエフ−との間で論理積を取るゲー
ト５０を制御する信号ＡＥＳと、ＡＮＤ面の負荷トラン
ジスタＭＬＤＩをＡＮＤ面への入力信号工、Ｉ　＋　　
、　”””　Ｉゆ　、Ｉ７の全てが低レベルの期間だけ
導通状態にし、それ以外は非導通にする信号ＰＣＩと、
ＯＲ面の負荷トランジスタＭＬＤ２を、ＡＮＤ面の負荷
トランジスタＭＬＤ＋’が導通時に同期して導通状態に
する信号ＰＣ２と、ＡＮＤ面の積項線Ｔ、、Ｔ２．・・
・・・・、ＴＩに存在する浮遊容量がＡＮＤ面の負荷ト
ランジスタＭＬＩ）１’によって充電される間、積項線
ＴＩ、Ｔ２ｊ・・・・・・ｙＴＩとＯＲ面への入力信号
ＴＩ’　、　’ｒｔ’　、・・・・・・、Ｔ１′として
切断し、それ以外の期間導通状態にする信号ＳＷＳを発
生するタイミング信号発生器である。

タイミング信号発生器の具体例を第６図に示す。

第７図は各部の電位波形を示した図である。Ｏ３信号が
低レベルの期間（Ｔ、）に入力信号Ｉ　ｌ　ｒＩ２．・
・・・・・、エイを変化させるようにする。ＴＷの期間
、ゲート５０への入力ＡＥＳ％ＡＮＤ面の負荷トランジ
スタＭＬＤＩ’のゲートへの入力ＰＣＩ、ＯＲ面の負荷
トランジスタＭＬＤ２’のゲートへの入力ＰＣ２として
積項線の切換えスイッチへの入力ＳＷＳは全て低レベル
になる。そうすると、ＡＮＤ面への入力信号工、″　Ｉ
　、　　、　Ｈ＋・＋・・、　Ｉ　、″Ｔ丁−は（ｇ）
に示すように全て低レベルになり、ＡＮＤ面を構成する
ＭＯＳ）ランジスタ群は全てしゃ断状態になる。その時
に負荷トランジスタＭＬＤ＋’は導通状態のためＡＮＤ
面の積項線に存在する浮遊容量は充電されその電位は電
源電位にまで達する（同図（ｈ）参照）。また、Ｔｖの
期間切換えスイッチ群４０を構成するＭＯＳ）ランジス
タＭ３ＷがＳＷＳの低レベルの期間しゃ断状態になるこ
とによりＯＲ面を構成するＭＯＳ）ランジスタＭ。Ｒは
全てしゃ断状態になる。同時にＯＲ面の負荷トランジス
タの負荷トランジスタＭＬＤ！’を通じて出力線Ｒ，，
Ｒ２，・・・・・・、Ｒｏに存在する浮遊容量は充電さ
れ、電源電圧にまで達する。その後、Ｃ８信号が高レベ
ルに上がるとＡＥＳ、ＰＣＩ。

ＰＯ２およびＳＷＳ全てが高レベルとなり、入力信号Ｉ
＋＋Ｉ２＋・・・・・・、工ゆに応じて、■、Ｈ，、、
、、、，１，、Ｈのどれかが高レベルとなり、ＡＮＤ面
の積項線のどれかが低レベルとなる。積項線の電位は、
切換えスイッチ群４００Ｍい、が導通状態になることに
よってＯＲ面のＭＯＳトランジスタＭ。Ｒに伝達し、出
力線Ｒ，，Ｒ，。

・・・・・・ｒＲｎの状態を決定し、最終的に出力０、
。

０２、・・・・・・Ｏｎを確定させる。ここで、切換え
スイッチ群４０を構成するＭＯＳ）ランジスタＭ。Ｎは
Ｔ、の期間導通状態となり、ＯＲ面への入力を低レベル
状態にするためのトランジスタである。

また、ＡＮＤ面の負荷トランジスタＭｔ、ｎ＋　（第２
図）とＯＲ面の負荷トランジスタＭＬＤ２　（第３図）
は、Ｐチャネル型ＭＯ３）ランジスタでゲートを接地電
位にして常時導通状態になっているが、これはＯ３信号
が入らない時に、高レベルにある積項線を常に高レベル
状態に保つためのトランジスタである。一般に、並列に
接続されたＭＬゎ。

ＭＬＤ２’の（トランジスタのゲート幅Ｗ）／（）ラン
ジスタのゲート長Ｌ）に対して１／１０〜１／１００程
度のＷ／Ｌを持つトランジスタを用いてその電流を制限
している。

このように、第１図の回路はあるタイミング信号Ｃ８に
より、ＡＮＤ面、ＯＲ面への電源からの供給電流である
期間に限定することにより消費電流を抑制することが可
能となる。

第５図は本発明の他の実施例の切換えスイッチ群４０の
具体的回路である。この例では積項線ＴＩ、　Ｔ２．・
・・・・・ｊＴＩの信号を一度反転増幅器４１で受けた
後にＭＯＳ）ランジスタを用いたスイッチＭｓｗ、さら
にその後に反転増幅器４２があるため、ＡＮＤ面とＯＲ
面とが完全に分離され、スイッチ切換え時の雑音による
低速化を防止できる利点がある。

〔発明の効果〕

以上説明したように本発明は、従来のＰＬＡにＡＮＤ面
とＯＲ面との間に切換えスイッチを有し、かつある信号
を入力して、入力信号の伝搬を制御する信号と、ＡＮＤ
面の電源に接続される負荷素子の導通を制御する信号と
、上述の切換えスイッチの導通な制御する信号と、ＯＲ
面の電源に接続される負荷素子の導通を制御する信号を
発生する信号発生器とを有する構成を取ることにより、
常時のＡＮＤ面とＯＲ面へ電源電流を流すことなく、回
路動作のある一時期だけに限定することによって、大幅
に消費する電流を減少させることができるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
、第１図のＡＮＤ面の負荷トランジスタ群１２を示す具
体的回路図、第３図は第１図のＯＲ面の負荷トランジス
タ群１３を示す具体的回路図、第４図は第１図の切換え
スイッチ群４０を示す具体的回路図、第５図は本発明の
他の実施例を示す切換えスイッチ群４０の具体的回路図
、第６図は第１図のタイミング信号発生器３０を示す回
路図、第７図は動作を説明するタイミング波形図、第８
図は従来のＰＬＡを示すブロック図、第９図はＡＮＤ面
を示すＭＯＳ）ランジスタ群、第１０図はＯＲ面で構成
するＭＯＳ）ランジスタ群である。ｌＯ・・・・・・ＡＮＤ面、１１・・・・・・従来例の
負荷トランジスタ群、１２・・・・・・本発明の負荷ト
ランジスタ群、２０・・・・・・ＯＲ面、２１・・・・
・・従来例の負荷トランジスタ群、２２・・・・・・本
発明の負荷トランジスタ群、３０・・・・・・タイミン
グ信号発生器、４０・・・・・・切換えスイッチ群、５
０・・・・・・論理積を実現するゲート、Ｍいゎ・・・
・・・ＡＮＤ面を構成するＭＯＳ）ランジスタ、ＭＯＲ
・・・・・・ＯＲ面、ＭＬＤＩ　ｒ　ＭＬＤＩ　　・・
・・・・ＡＮＤ面の負荷トランジスタ、ＭＬＤＩ　ｒ　
ＭＬＤＩ　　・・・・・・ＯＲ面、Ｍ　ｓｗ　ｒ　Ｍ　
ｏｘ　ｒ　Ｍ　ＬＤ・・・・・・切換えスイッチ群で構
成するＭＯＳ）ランジスタ。代理人　弁理士　　内　原　　　音第４回ｂ′ Ｌ′ ）ｆ５５図第２図芳う旧３θ Ｌ　　　　　　　　Ｊ５１５４回笥９圓第１θ図

Claims

【特許請求の範囲】

複数の入力信号の論理積をマトリクス状に配列された素
子群によって実現する第１の回路平面と、該回路平面か
らの出力信号の論理和をマトリクス状に配列された素子
群によって実現する第２の回路平面とを有する半導体集
積回路装置において、前記第１の回路平面と第２の回路
平面との間に切換えスイッチを設け、さらに、所定信号
に応答して、前記入力信号の伝搬を制御する信号、前記
第１の回路平面の電源に接続される負荷素子の導通を制
御する信号、前記切換えスイッチの導通を制御する信号
、および前記第２の回路平面の電源に接続される負荷素
子の導通を制御する信号を発生する信号発生器を設けた
ことを特徴とする半導体集積回路装置。