JPH02504094A - Romセルおよびアレー構造 - Google Patents
Romセルおよびアレー構造Info
- Publication number
- JPH02504094A JPH02504094A JP89501607A JP50160789A JPH02504094A JP H02504094 A JPH02504094 A JP H02504094A JP 89501607 A JP89501607 A JP 89501607A JP 50160789 A JP50160789 A JP 50160789A JP H02504094 A JPH02504094 A JP H02504094A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- eprom
- rom
- region
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
ROMセルおよびアレー構造
発明の背景
発明の分野
本発明はマスクROM不揮発性EPROM及びフラッシュEEPROM回路に関
するものである。特にROM、 EPROM及びEEPROM等のアレーのうち
の選択されたセル(cell)をプログラミングしたり又は読取りたりする期間
に選択されていないセルを分離させる技術を提供する。
従来技術
本願は1987年12月30日に出願され本出願人に譲渡されたCIF出願第1
39 、885号に対応するものである。
第1図は従来の消去可能なプログラマブルROM(EPROM) 10を示し、
このEPROMはEPROM トランジスタ又はセルのアレー(array)を
有しく明確に説明するため、Tl−79等の9セントのセールだけを表示する)
。このセル共通ドレン領域DI−D9が7レービントラインBLa −BLeに
連接されると共に、共通ソース領域が接地された/S−ドウエアラインVssl
に連接される制御ゲート領域Cl−C9は共同にプレーピントラインWL
a −WL cを使用する。第2図は制御ゲート22をスパンする従来のNチャ
ンネル増強型(エンノ・ンスモン) ) EPOM セル20の横断面図であ
る。共用された二番目層多結晶シリコン(poly2)の制御ゲートが酸化物或
いは窒化物/酸化物誘電膜24の上に重畳される。この膜はpo 1y1のフロ
ーティングゲート26に設けられ、このフローティングゲートが熱成長(the
rmally grow) 型の薄い酸化層28の上に設置されると共に、こ
の酸化層はP型シリコン基材36とN++ドレン領域34Dとの間のチャンネル
30に位置する。
第1図のEFROMは行列の方式で第3図に示すように基材36に配置されて成
るものである。列(column)Ca、CbにおいてはワードラインWLa及
びWLbの上の絶縁層のメタルビットラインをオノシーライング(overly
ing)することによりトランジスタT1.T、及びT2.T5のドレン領域D
1.D、及びD2.D、が接点CD1 。
CD4及びCD2.CD5を介して連接される。共通ソース領域5a−b は
絶縁層の一つとしてのVssノ・−ドウエイのメタルライン(metal 1i
ne) をスノくンすることによジ(図示しない〕接点Cs を介してアー
ス端子に連接される。又poly2制御ゲートのワードピントWLa及びWLb
はそれぞれドレン領域と共通ソース領域5a−b ゲートのCa及びcb列の
poly1フローティングゲートF、 、F、及びF、、F5行をスノくンする
ことにより従来の自己ブライメント型のEPROMセールT1゜外線消去法で処
理された後)でのEPROMセル20は、基本上にフローティング・ゲート26
に電荷が存在しない、且つとのEPROMセルの制御ゲート22には低側切換え
電圧の閾値を有し、僅かな1.5Vだけでチャンネル30の導通効果が得られる
。このEPROMセルを高傭切換え電圧の闇値vthに達させるために、比較的
高い(8vに達する)ドレン規格化電圧Vdpをドレン34dに印加し、且つ比
較的高い(14vに達する)制御ゲートの規格化電圧Vcpを制御ゲート22に
印加すると同時にソース32sの電圧vI+ 及び基材36の電圧vbbば“
0′°vに保持されている。高い規格化ドレン電圧Vdp及び制御ゲート電圧V
cpに工pEPROM トランジスタ20が飽和状態となジ、又制御ゲート22
が容量的に(capacNvely)アクディプチャンネル(active c
hannel) 領域に連接されることにより強い垂直方向の電界を構成する
。これによシフローティングゲート26に高い電圧(8ないし10)を印加する
ことができる。この垂直電界はチャンネル30のドレン接合面に近接するピンチ
オフ領域には熱電子を生成する。この熱電子の一部は充分のエネルギーを持って
、 5t−3iOの酸化物の間の障壁(barrier)を越えるようにフロ
ーティングゲート26へ吸い込まれる。フローティングゲートの酸化層を介して
、フローティングゲート26の中にトランジスタ(traping)すると共に
、閾値電圧Vt を規格化された(通常5vより高い) vtbに上げる。
一般的に、EPP、OMは高いドレン電圧Vdpを規格化することにより大量の
チャンネルの熱電子を生成する。選択されたセルT5 (第1図で参照)はVd
p−8Vを、ドレンD5 のピントラインBLbに印加し、且つVcp−14V
(D電圧をゲートC5)’7−ト5インWLb(C印加することによジ規格化
される場合は、選定されたピントラインBLbに選択されていないセルT、及T
8はそのドレン接合面D8には8vの電圧を得ると共に、制御ゲー) C2及び
C8にはQVの電圧を得ることになる。第4図は隣接する選択されていないセル
フun−T2及T8の作用と等しく形成される回路を示し、ここに、ドレンは選
択されたピントラインBLbに位置する。ビットラインBLbに位置し、且つ選
択されていないセルのドレンD2及D8等に共用される高いVdpはフローティ
ングゲートF2及F8に連接される。
又選択されていないセルT2及びF8を略開放に形成することにより漏れ電流を
導通する。これは接地ゲートターンオン(turn−on)式又は接地ゲートの
ドレンブレイクダウン(一般にBVDSSと称するつと呼んでいる。BVDSS
が低い(・ミど、漏れ電流は高く々る。
例えば高密度メモリ・アレー10を1000 ワードラインと結合し、且つ選
択されたピントライン上の高いドレン規格化電圧Vdp C1場合は、選択され
ていないセルは全部1μA程の漏れ電流を有する他に、選択されたセルは1μA
程の漏れ電流を有し、且つこれを選択されたセルの規格化電流(約0.5mA−
1,0mA )に加入する。又もつとよくない場合には漏れ電流は1μAを超え
ることとなる。高/征密度のEPROMメモリ・セルはセル、チップ又はウェハ
等の特性により変動する。従って従来の高/低密度及び普通速度/高速度の不揮
発性EPROMはBvDSSのガートバンド(guardband)によって安
全マージンを提供しなければならない。又Vdp=8V のドレン規格電圧を
採用した従来のセルは約〕OないしIIVの高いドレン・ブレイクダウン電圧に
よって選択されていないセルの適当な隔離性と規格化可能性を保障しなければな
らない。
しかしながらドレンブレイクダウン電圧に制限されているので、従来のEFRO
Mのチャンネル長さ及び移植濃度を減少することができ々い。従来のEPROM
セルのチャンネル長さを短寸法のチャンネル領域(例えば1.0μm)に減少す
ると、規格化された隔離性は主要なキーポイントとなる。従来のEPROMセル
20の高いBVDSSレベルはチャンネル30のドーピング濃度を増加すること
を要求し、そしてEPROMセル20の電流は期望の通りに減少することができ
ず、ピントライン接合容量を向上すること、チャンネル30の長さを制限するこ
と、又はEPROMセ゛ル20を縮小化すること等は良く期待することができな
い。従って高密度、例えばメガピッ) EPROMはプレーの規格化の可能性と
高い読取り速度を保障できる状態で、高い製造効率により製造されることができ
なくなる。
第5図はHarari の米国特許第4 、328.565号を示す。EPR
OMセル50は、その制御ゲート52 、52’はフローティング・ゲート56
、56’の左端部の周縁を越えて延伸し、且つ下側を超え、ソース領域62S
の第1チャンネル部分61へ基材66に重畳することにより制御ゲートの第2チ
ャンネル部分62を構成する。又直列された第一チャンネル部分61からソース
領域に延設する。選択されていないドレン64Dには隣接する既に選択されたセ
ルの規格化期間に高い電圧vdpを印加すると、制御ゲート52゜52゛が比較
的弱いコンデンサ方式をもってドレン64Dに連接され、且つこの選択されてい
ないセルの第二チャンネル部分を反転しない。この反転し々い第二チャンネル部
分62によって漏れ電流が第一チャンネル部分61を通ることを防止できる。そ
の両チャンネル部分61及び62は同時に製造され、且つその結合長さ60は常
にマスク(図示しない)によジ界定される。しかしながら1部分毎の長さはノン
セルファラインド(non−self−aNgned) 型のゲート52.5
7及び56 、56’によジ非定常的に界定される。又このよう々非定常的なチ
ャンネル部分の長さ61及び62に工って)(ararj セルの中に非定常
的な規格化の可能性及び読取り電流が生じる。
第5図はBitanの米国特許H4、639,893号の中に開示されたものを
示す。そのセルフブラインド型のスプリント(split)ゲートEPROMに
おいては、フローティング・ゲートのチャンネル長さ61はpolylの20−
ティングゲート56の長さくフローティング・ゲート5ぎの部分を省略する)と
polylのフローティング・ゲート56の右端部の周房のN イオンが移植さ
れであるドレン64DKより定常的tτ界定される。又制御ゲート52 、52
’ CMO8)のチャンネル長さ62はソース領域ε2Sとドレン領域64Dの
N イオン移植マスク(図示しない〕との賀の心合せ(iNgament)によ
って決定される。このマスクは完全的にpoly ゲート領域56に心合わせ
しない。
従って1jtanにおいては、全チャンネル長さ60は定数とならないようにセ
ル50の読取り電流の分配も含む。チャンネル長さが短くて、高圧の場合にはチ
ャンネルをドレン領域64Dからソース領域62S −=で突抜けると云う現象
(punchehrough) 生じやすくなる。この非心合わせ(non−
iNgament)の制限は制御ゲートのチャンネル長さが短すぎることを許可
しないので、この部分の自己心合わせ型スズリントゲ−) EPROMセル50
の寸法の縮小化を制限するおそれがある。第5図に示すように、Ei tanは
一定のフローティング・ゲート・チャンネル長さ61を利用して、仮アースアレ
ー(virtual groud array)の構造1で二ってプレー密度を
増加することができる。セールT14を規格化する期間には、選択されていない
ピントラインBLe及びBLgと選択されていないワードラインgVL d及び
WLfがみんなQVにクランプングされると同時に、選択されたワードラインη
%e及びビットラインBLfに高い電圧を印加されておる。ビットラインBLf
が隣接する選択されていないセルTISに共用される。セルT15におりては、
熱電子は制御ゲート52 、52’へイジャクト(eject)され、且つ表面
状態をソース領域側&2S K発生する。そのような熱電子の一部が715のフ
ローティングゲート56の内側にある程度までトランジスタするかどうかのこと
はT15フローテイングゲートとそのフローティングゲートの左側部の周縁の下
側の715チャンネル表面との間に存在する電界によって決定される。
その表面状態及びトランジスタ(traping)される電子によってセルT1
5の闇値電圧vtbを上げることができると共に、信頼性も向上できる。しめ・
しながらこのようなEPROM構造の他の問題点はセルT10−T1 Bの規格
化電流はすべて有効的にダブルされるので、多重化バイト規格方式の吸引性及び
実用性が削減されることにある。
第5図はオーバラツプング(overlapping)制御ゲートセルをどうS
am−achjsaet、a1氏は1987.10のXEEE Journal
の5tate C4rcuits vol、5e−22,No、5の中に発表さ
れた“ダブルポリシリコン技術応用の128にフラッシュEEPROM ”と
云う論文に開示された方法で改良することを示す。すべてのフラッシュEEPR
OM アレーセルがドレン領域に高い電圧を印加して、ソース領域623とゲ
ート領域52をアースさせることにより同時的に消去される。紫外線消去法と異
なっている点は、上記の過程において、過度にフローティングゲート56を消去
し、且つ正電荷をフローティングゲートに残しているので、隣接するセル(図示
しない)を選び出して、規格化又は読取り作業が行われたい場合はEEPROM
の空乏型トランジスタは漏れ電流を導通することを用意する。セールの全チ
ャンネル長さ60は制御ゲート52の左側部の周縁51と右側部の周縁53との
間のpoly2マスク(図示しないンによって定常的に決定される。
しかしながらpa lylのフローティングゲート65の右側部の周縁はpol
y2の制御ゲート52の周縁53にセルファライン(!lelf−aNgn)
するだけなので、フローティング・ゲートのチャンネル長さ61或いは制御ゲ
ート52のチャンネル長さ62を一定的に保持することができなくなる。このフ
ラッシュEEPROMセA/ id Ei tanの部分的にセルファライン(
自動調心)されたセルより比較的多い欠点を有し、この原因はフラッシュEEF
ROM の可変なチャンネル長さ61及びこれにより生成された制御可能なM
OSの突抜は電圧と読取り電流による規格化を一致することができず、寸法の縮
小化も制限することにある。
従って、EFROMにとっては比較的短い且つ安定的々長さを有するチャンネル
が必要々条件となり、これにより高効率的且つ一致性を持つ規格化が得られると
共1c、読歩シ速度を向上し、且つ寸法の縮小化が図ることができるように、高
/低密度のEPROM又はフラッシュEEPROM 製品の性能に影響すること
がない。
本発明の要約
本発明の実施例はROM又はEPROMアレーを提供し、ワードライン毎の上に
設置された一つ又は複数の従来のROM )ランジスタM或いは完全自己心合わ
せ式0式%
gate) EPROM )ランジスタに共用されたVss分離型(jsola
Non) )ランジスタエの方式を採用して、規格化及び読取p期間に選択され
ていない隣接しないセJ・を分離する。これにより独立最適化されたEPROM
セルの読取り電流(速度〕とドレン領域の突抜は電圧BVD S Sを許可する
ことができる。又EPROMセルの共通(コモン)ソース領域のN 拡散区がV
ss分離型トランジスタのドレン領域として使用される。この分離型トランジス
タの寸法は規格化及び読取り作業が行われるために独立に最適化されることがで
きると共に、分離型トランジスタセルの寸法の縮小化を許可でき、高速度及び高
/低密度の応用を提供することができる。
本発明の実施例においては、EPR,0Mセルのチャンネルは完全自己心合わせ
型に属し、且つ一定の長さを有するものである。そしてセルの読取り電流及びア
クセススピード等の緊密的な分配(distribution)が生じる。この
短寸法及び一定のチャンネル長さを有するセルに二って規格化効率及び読取り速
度を大幅に向上することができる、且つEPROM及び分離型トランジスタが共
通(poly2)の制御ゲートに界定されるので、お互いに読取り電流、ドレン
の突抜は電圧、閾値電圧及び他の特性等はみんな類似している。
又セルの読取り電流に対しての分配も緊密となる。
他の顕著力利点は選択されていないセルを分離することがプロセスの変動に対し
て敏感にならなくなることにおる。しかしこれは従来の技術にとっては生産高を
低゛下する原因と々る。又短寸法のチャンネル長さは僅か々5−6vのドレン電
圧VdによってEPROMセルの規格化が行われる。ゲートの規格化電圧Vc
を制御するため、チップ式高電圧ボンプング手段を採用した場合には、高/低読
増ジ速度及び高/低密度のEPROMに相関する製品が5−6VのTTL電源だ
けで実現できる。
フラッシュEEFROM (、及びEPROM )の応用にとっては、隣接す
る選択されていないセルの共通ソース拡散領域を隔離するため、スプリント・コ
モン(split−Common) ソース拡散領域の中心とその頂面には他
の分離型トランジスタのpoly2ラインを設置し、且つワードラインと平行す
るように他のNチャンネル増強型分離型トランジスタが形成される。EPROM
又はフラッシュEEPROM においては、規格化期間(EEPROM tv
場合はアクセス期間)にpoly2が接地されると、過消去(over−er
ased)された隣接するセルよりの漏れ電流が他の分離型トランジスタをVS
I+分離型トランジスタと連接することにより有効的に隔離される。例えばフラ
ンシュEEPROM セルはこの設計によって過消去(負閉値Vtに達する〕
現象を防するためにはこの他のpo172増強型Nチャンネル分離型トランジス
タが不要となり、又フランシュEEPROMアレーの配置(レイアウト)及び読
取ジ特性はEPROMと同じである。従って本発明は低/超高密度及び低/高速
度のEPROMとEEPROM の製品に好適である。
本発明の他の目的は、以下の実施例において明らかとなる。
好ましい実施例の詳細な説明
第7a図はEPROMアレー70の簡単な構成を示し、このプレーは、セルフ−
アラインド(フローティング・ゲート)型のEPROMセル又はトランジスタQ
1〜Q11、各行のEPROMセルの制御ゲートC1〜C1□ に連接されるプ
レーワードラインWL1〜WL4、各列のEPROMセルのドレン領域D1〜D
12 に連接されるアレーワードラインBLI〜BL3 、接地端子のハード
配線Vss、本発明によるVss分離型トランジスタ11〜I4及び増強型Nチ
ャンネルM、O3装置等で構成される。上記の装置はそれぞれpoly2ワード
ラインWL1〜WL4で構成されたゲート領域61〜G4を有し、且つ同一のワ
ードラインWLに連接されたEPROM、トランジ2りQのンース領琥とVss
接地端子との間に直列するソース領域とドレン領域を有する。
選択されたセルQSを規格化する期間には、選択されたセルのピントラインBL
2の電位Vdが約5〜6■に上げられ、且つ選択されたセルのフードラインの電
位Veが】3〜15Vの最大値に上げられる。選択されたワードラインWL2の
高い規格化電圧V=p =13−15V(又は読ルク電圧Ver−Vcc−Vt
或いはVcc)により分離型トランジスター2 を迅速的にターンオンさせる。
このハイゲー) (bigh gate)規格化電圧Vcpによって高い相互コ
ンダクタンス(transconductance)が分離型トランジスタに与
えられると共((、チップの寸法規格を小さくすることも許容する。分離型トラ
ンジスタのチャンネル長さ及び幅がこのように設計されると、相互コンダクタン
スGmとドレン領域の突抜は電圧を独立的に最適化でき、且つ従来のEPROM
セル20の実行効能を支障しない。Y?ルチプレクサーラインYM′UX〜1と
YMUX−3によってそれぞれブシュ−ダウン型(push−down) QA
とQcをターンオンさせ、選択されて込ないピントラインELI及ヒBL3 等
をアースにクランアンプする。又選択されたワードラインWL2の選択されてい
ないトランジスタQ 及びQ6を通る漏れ電流が選択されたセルのソース領域の
電圧が地面電位に近づくことを保障できる↓うに分離型トランジスター2 をタ
ーンオンさせる。これによりアレーのセル毎に規格化特性が同じく形成される。
選択されたセルQ5 を規格化する期間には、選択されていないワードライン
WL1.WL3及ヒWL4の電位がX−デコーダーNチャンネルブシュアンプ(
push uP)装置(図示しない)を介して地面電位にクランプングされる。
第8図は本発明の選択されたピントラインBL2の選択されていない隣接しない
セルQun=Q 又はQl、の等価回路(equivaler+tc’rrc
uit) を示す。本発明の実施例において1d、選択されていないセルの隣
接しないQunよジの漏れ電流がVSS分離型トランジスターun (C隔離さ
れ、且つJunをオフ状態に保持され、Qunのソース領域のノードにフローテ
ィング(floating) される。セル5を規格化する期間に/d、ただ
隣接する選択されていないセルQ2が外乱(disturbance )を受け
ておる。
このセル2は選択されたセルQSのソース、拡散領域S2−35を共用して、こ
の拡散領域がオン状態となる分離型トランジスター2を介してVSSの接地ライ
ンに連接される。第9図は外乱を受けた隣接するセルのドレン領域のターンオン
特性カーブ図でちる。
以下のテーブルから繰返された外乱(disturbance)は隣接する選定
されていない外乱を受けたセルの切換え電圧の闇値vt1又はドレンターンオン
突接は電圧BVDSSを変更することがないとわかる。
Vti BVDSS
Ov消去後 0.8V 3.6V1パルス(6V、1m5)
#
1000パルス(6V、1rns ) u //実際的にた
だ規格化されてい力い(又は消去され7’C)セルのみが外乱を受けており、且
つプレーを規格化する期間には、とのドレン・コモン(drain−commo
n)隣接するセルが多くなくとも一回だけ規格化される。規格化された後にセル
のBVDSSが3■の増加量で増加され、又そのドレン・コモン隣接する同志が
後に規格化される予定とする場合には、このセルはストレス(stress)
を受けることがない、従って従来と比較すると、従来の技術では、セルの中に
ス)レスを受けた数はピントラインのセルの数に比例1することがわかる。又こ
のピントラインの数は]000となることもある。隣接する選択されていないE
PROMセルの漏れ電流が規格化期間に多くの電流が選択されたビットラインに
与えられた方式によって補償される。
分離型トランジスタに@離された漏れ電流に2つテEPROMセルのBVDSS
ガートバンドの制限を軽減でき、且つBVDSSの最小値を減少することも許容
できる。これによりEPROMのチャンネル長さを短くすることができる。EP
ROMアレーのEPROM )ランジスタが約1.Ommのチャンネル長さを有
するチャンネルで作製され、又Vss分離型トランジヌタは約1.0mm〜1.
2mmの一定の長さを有するチャンネルで作製される。漏れ電流がVss分離型
トランジスタに隔離されているので、チャンネル長さの微小的な変動が選択され
たセルのピントラインの選択されていないドレン領域の突抜は電圧を明らかに影
響することがない。
これによ!Slt!造効率を向上できる。選択されていない又は選択されたEF
ROMセルのドレン領域の突抜は電圧EVDSSをドレン領域の規格化電圧より
低くすることもある、ただ漏れ電流がデータ入カバソファ(図示し々い)の中の
強力なブシュ−アンプ装置によって補償される条件が必要である。チャンネル長
さの短縮化によってメガビットのEFROMのセルの寸法を減少でき、且つセル
の接合面の容量(capacitance)を減少すること、規格化効率を向上
すること、セルの読取り電流を増加すること及びEPROM製品の製造効率を向
上することが全部実現できる。
第10図はVgs−15V 、 1βmの長さを有するチャンネルのEFRO
MセルのIds−Vdsのカーブ図である。こ(7) EFROMセルはVd5
=6.OVの電圧で規格化されてもよい。制御ゲート領域に印加された高い規格
化電圧Vcpによって非常的に小さい電流を引抜き(draw)して、且つ5又
は6vの電源によって迅速的に充電ボンアンプ(charge−pumping
) される。実験結果によると、規格化電圧Vdp=5〜6v にとっては
、このBVDSS=3又は4vの場合は結構である。本発明によると、このドレ
ン領域の電圧Vd は一般のTTL電源と同様的に低電圧に属するので、高電圧
の電源が不要となる。従って、EFROMに相関する製品の中ではVPPを取り
出してもよい又はVl)Pが他のテストモードに用いられ、又は他の制御ロジフ
クに用いられることによって製造効率を向上することができる。本発明のEFR
OMの製品によれば、5又は6Vの低効率電源だけで、規格化作業が容易、C行
われる。第1】図id 0.1m5ec 高速度規格化パルスの前後時点にお
けるVtlを示す。この発明によると、7〜8vのVt電圧が得りやすくなる。
従来のEFROMセルのVtの範囲は1.5〜2vに限定され、これにより高い
ドレン領域の突抜は電圧が得られるが、しかし本発明のセルのVt は0.8〜
1.OV K低く設定されることができるので、低ピントラインの拡散容量(
diffusjoncapacitance) 、高い読取り電流及び高いアク
セス速度等を許容できる。低いセルのvt Kは高いほう素が移植される工程が
不要となる他に、又高適用量(clisage) を隣接するトランジスタに
移植することを阻止できる効果を有するマスク75X植入されることも不要とな
る。これによジ、従来のEFROMの製造工程を簡単化にし、コストダウンが可
能となる。
本発明の好適な実施例は従来の技術を用い、EPROM製品を作製することであ
る。本発明の実施例によれば、第3図に示すよう々従来のEPROMアレーレイ
アウトと容易に比較するために分離型トランジスタが第12図に示すよう’&
EPROMプレーレイアウトに形成される。同図においては、列毎にC1,C2
のドレン領域がpoly2ワードラインWL1 、WL2及びWL3の絶縁層の
メタルライン(図示しない〕によって、接点CD2.CD5−8.CD3 、及
びCD6−9を介して連接サレル。
Vss分離型トランジスタIt、I2を増設する時に、従来のEPROM金型の
寸法より大きいEPROMアレーの金型の寸法がいらない。この原因は第3図に
示すような従来のVss拡散区の5a−b接点Cs“リア・ニステート’ (r
es、l estate)によってVss分離型トランジスタII 、12を形
成することにある。本発明の実施例においては、ソースN 拡散領域51−2に
は直接々接点を有し々い、又垂直方向に延伸され、且っpo]y2ワードライン
WLI、WL2の対向側にセルファライン(self−align) して各
分離型トランジスタのソース、領域が設けられると共に、接点C31、C82も
備える。
従って分離型トランジスタ11 、I2はpol、y2ワードラインの下側にp
01y2のフローティングゲートを設けていないので、分離型トランジスタのチ
ャンネルを低減でき、且つ電流利渇も増加できる。
ワードライン毎に設けられた所定のV s s分離型トランジスタを共用できる
EPROM )ランジスタQの数は必要とされた応用及びEPROM装置の速度
に↓つで決定される。第13図に示すような高密度EPROMの製品にとっては
、約8〜16セントのEFROMセルQが一つの分離型トランジスタIを共用す
ることかできる。又低密度EPROM(PAL(R) )製品の速度は第14図
に示すようK、各EFROMセルにVss分離型トランジスタが与えられる方式
によって改良することができる。
第15図及び第16図は本発明をフランシュEEPROM 構造1τ応用された
具体的な実施例でちる。
poly2ラインがワードラインWLと平行的に形成され、且つスプリント・コ
モン(Spljt−commOn) のソース拡散領域の中央Zて最小のチャ
ンネル長さを有する他のpoly2分離型トランジスタが形成されておる。
その原因はソース領域とドレン領域との間隔が小すぎることにある。規格化又は
読取9期間−では隣接するセルを完全的に隔離させる効果が得るために、各地の
p01y2ライン150がすべて地面電位に保持され、且つ同一のピントライン
の選択されたセルのうちの一つに隣接する過消去されたセルよりの漏れ電流を阻
隔する。読取p期間には、セルのVtが正値の場合にはこの他のpoly2ライ
ン150をVccにバイアスすることができ、これにより電気的にこの分離物(
jsolatjon)を移動させ、比較的速い読取り用の共通ソース領域の抵抗
が得られる。従って電気的に高速度消去作業が行われる期間には、ドレン電流の
大部分がFOwler−NOrdhejmチャンネル効果より得られ、この効果
は単一のセルにとっては非常的に小さいと云える。消去期間にld、 ドレン
領域にとっては必要とされた高電圧はVcc K工ってチャージ・ボンアンプさ
れ、単一電源のフラッシュEEPROM を実現できる。又フランシュEEF
ROM セルをVss分離型トランジスタと連接することにより密度カニ非営
的1て高V/−1製品が得られる。これに↓シフラッシュEEPROM セル
の寸法を約10%〜15%に上げることができ、しかし第5図に示すような従来
のフラツシユEEPROM セルの寸法を向上できない。又ソースのN 拡散
領域との間の間隔によって生成された電界隔離効果が他のpO1y2の分離型ト
ランジスタの代りになるが、しかしアレーの規格が拡大されるおそれがある。例
えば過消去現象を回避するために高速度電気式消去作業を制御できると、他のp
oly2ラインが不要となり、そしてフラッシュEEPROM アレーとEP
ROMアレーとの間に実用的に相違するが、しかし以上によれば、EPROMと
フランシュEEPROM とは基本的に等しい構造を有する。又規格化期間に
完全な隔離効果を得るために、他のpo]y7ライン150をEPROMに応用
されてもよい。この場合は一定の長さを有する短いチャンネルを使用できるので
セルの規格化効率が低減されていない。
第17図は高速度EEPROM セルの横断面図である。
このEEFROM セルは本発明に二ってアレーに応用することができる。こ
のセルは二重拡散ドレン領域と連結する部分を除く部分は第2図に示すような従
来の自己心合わせ型(self−align) EPROMセルと類似し、こ
れにjす消去期間にドレン領域の突抜は電圧を上げることが可能と々る。又二重
拡散ドレン領域にょうてドレンの接合面175とフローティングゲートの下@O
ドレン表面との漏れ電流を低減することができる。
第7図Bに示すように、本発明をROM E品に応用されてもよい。poly2
ワードラインの下側の前記のEFROMのp01y1フローティングゲートを省
略することにより構成される。一般のEFROMのように、以上によればビット
ラインの隔離要求を読取り作業期間に減少できるので、高製造効工で高速度RO
M製品を作製することが可能となる。
更に、本発明は上述し九実施例に限らずそれ以外の方式によって構成してもよい
。
本発明の実施例によれば、EPROMセルのチャンネルは完全自己心合わせ型に
属し、且つ一定の長さを有するものである。そしてセルの読取り電流及びアクセ
ススピード等の緊密的々分配が生じる。この短寸法及び一定のチャンネル長さを
有するセルによって規格化効率及び読取り速度を大幅に向上することができ、且
つEPROM及び分離型トランジスタが共通(poly2)の制御ゲートに界定
されるので、お互いに読ホジ電流、ドレンの突抜は電圧、閾値電圧及び他の特性
等はみん々類似している。又セルの読取り電流に対する分配も緊密となる。他の
顕著な利点は選定されていないセルを分離することがプロセスの変動:て対して
敏感にならなく々ることにある。しかしこれは従来の技術にとっては生産高を低
下する原因となる。又仁寸法のチャンネル長さは僅か々5−6Vのドレン電圧V
clによってEPROMセルの規格化が行われる。ゲートの規格化電圧Vcを制
御するため、チップ式高電圧ポンブング手段を採用した場合は、高/低読取り速
度及び高/低密度のEFROMに相関する製品が5〜6 V LvTTL電源だ
けで実現できる。
図面の簡単な説明
第÷図は従来のEPROMセルのアレーを示し、ワードライン用の共通ドレン拡
散領域を有すると共に、Vssラインによってノ・−ド配線で接地された共通ソ
ース拡散領域を有する。
第二図は従来の自己心合わせ型EPROMセルを示し、そのチャンネルの端部が
フローティングゲート及び制御ゲートの周線にアラインすることにより一定の長
さを有するチャンネルが得られる。
第三図は従来のEPROMセルの配置状態を示し、その共通ソース拡散領域はラ
インVssを介してハード配線で接地される。
第四図は選択されたビットライン上の選択されていない隣接しないセルの等価回
路を示す。
第五図は三つのオーバラソプング(overlapping)制御ゲー) EP
ROM又はフランンユEPROMセルを示し、チャンネルを有し、このチャンネ
ルはフローティングゲートの下側の第一部分とオーバランプング制御ゲートの下
側の第二部分とで構成される。
第6図は第5図の従来のスプリントゲー) (splitgate) EPRO
Mが仮接地されたラインを有するアレーに使用される状態を示す。
第7図人は完全自己心合わせ型EPROMセルのアレーの簡単な構成を示し、本
発明の分離型トランジスタ及びY−多重チャンネル(?ルチプレクサー)に応用
される。
第7図Bは本発明が71ノー状態に応用される場合を示し、poly:2のワー
ドラインの下側にはフローティングゲートが設けられていない。
第8図は選択されていない隣接しないセルの等価回路を示し、このセルはドレン
を有する本発明の選択されたセルのピントラインを共用する。
第9図は本発明の選択されていない隣接するセルのドレンの突抜けの特性を示し
、このセルは選択されたセルのピントラインを共用するドレンを有すると共に、
ターンオンさせる分離型トランジスタを介して接地されたラインを共用するソー
スを有する。
第10図は本発明のLeff=1.0 ミクロンを有するEPROM 七k
(7) Ids−Vds曲線図である。
第11図はEPROMの規格化前及び規格化後における闇値電圧の特性を示す。
第12図は本発明のセル・レイアウトを示し、その共通ソース拡散領域が上下方
向に延伸し、且つ二つのVss分離型トランジスタのチャンネルの二つの隣接す
るワードラインにセルファラインする。又−tのVss拡散接点はEPROMの
共通゛ソース拡散領域に相対するゲートワードラインの一側に設けられる。
第13図は本発明のEFROMの実施例を示し、その複数のセルはすべての分離
型トランジスタを共用する。
第14図は本発明の高速度PAL(R) 型EPROMプレーの実施例を示し
、セル毎には専用分離型トランジスタを有する。
第15図は本発明の高速度PAL(R) 型の7ランシユEEPROM の実
施例を示す。
第16図は本発明の完全に隔離されたEPROM又はフランシュEEPR,OM
アレー〇実施例を示し、セルの共通ソース拡散領域と平行し、且つその中央
点がこれに位置決められた他のpoly2ラインを有する。
第17図は本発明がフラッシュEEPROM セルに応用された実施例を示し
、このEEFROM セルは二重拡散ドレン接合面を利用して、消去期間にド
レン領域の漏れ電流を減少することができる。
もヒ 已しコ 巳ヒ 1.I S S1IG
2
10 Fio 3
FIG12
FIG 4 FIG 8i、 Ll i、0
.cooo iso。
VD 1.”00/div (V )IG 9
IGIO
工際調査@告
+h、や、1.4.。。1.Aゎ。=ab。、7゜ p(τ・USB81046
二6
Claims (11)
- (1)複数のROMトランジスタを有し、このトランジスタは制御ゲート領域、 フローティングダート領域、共通ソース領域及びドレン領域等で構成され、上述 したROMトランジスタはフレーの構造によつて配置され、且つ各ROMトラン ジスタの制御ゲートがハード配線によつて他のROMトランジスタの同列の不同 行に連接され、そのドレン領域がハード配線によつて他のROMトランジスタの 同行の不同列に連接されて成る消去可能なROM構造において、各列に少たくと も一つのMOS分離型(isolation)トランジスタのダート領域を同列 のROMトランジスタのソース領域に連接し、且つ接地端子に連接されるソース 領域を有し、又ワードラインより読取る期間に作用する、エネルギーによつてこ の位置に連接された分離型トランジスタにより電流が生じ、EPROMトランジ スタから分離型トランジスタを介して分離型トランジスタのドレン領域に連接し た後に接地端子に連接されることを特徴とする消去可能なROM。
- (2)上記のROMトランジスタと分離型トランジスタとを半導体基材の上に形 成され、列毎のワードラインをお互いに平行させるように直線状に形成し、且つ 隣接する二列のワードラインの間隔を交換空間とし、上記のROMトラジスタの ドレン領域及び分離型トランジスタのソース領域は独立的な領域となり、且つ上 記ワードライン間の一番目の交換空間の各行の基材に形成され、更に上記のRO Mトランジスタのソース領域と分離型トランジスタのドレン領域が上記のワード ライン間の二番目の交換空間の基材に形成されることを特徴とする特許請求の範 囲第一項記載の消去可能なROM。
- (3)上記ROMトランジスタは紫外線で消去可能なEPROMトランジスタで あり、上記ゲート電極は制御ダート電極であり、各EPROMトランジスタは更 にフローティングダート電極を有することを特徴とするROM。
- (4)上記のEPROMトランジスタはフラフシユEEPROMトランジスタで あり、上記の分離型トランジスタは第二多結晶層(poly2)をEEPROM トランジスタの間に形成することによつて構成され、そのソース領域が上記第 二交換空間の中央に位置し、且つEEPROMトランジスタの隣接する二列の間 に介在され、これにより読取り期間には選択されていないフラツシユEEPRO M トランジスタを完全的に隔離することができ、又はドレン領域のフラッシニ EEPROM トランジスタより漏れ電流が生じ互いようにこれを接地させるこ とを特徴とする特許請求の範囲第3項記載の消去可能なEPROM。
- (5)上記の各EEPROM トランジスタは両方向拡散ドレン領域を有し、こ れによりドレンブレイクダウン(draji breakdown)電圧を増加 でき、且つ電気的に消去作業が行われる場合には、漏れ電流を低減し、更に、規 格化され易くするために、上記のチャンネルは短い寸法を有することを特徴とす る特許請求の範囲第4項記載の消去可能なEPROM。
- (6)上記のEPROMトランジスタのソース領域及び分離型トランジスタのド レン領域が上記の基材に形成され、且つワードライン間の第二交換空間の各行を スパン(span)することを特徴と1する特許請求の範囲第3項記載の消去可 能なEPROM。
- (7)上記のEPROMトランジスタがそのドレン領域の規格化電圧より比較的 小いBVDSSを有し、該EPROMトランジスタ非選択ワードラインに接続し たダート電極と、選択したビツトラインに接続したドレイン領域と、選択したト ランジスタのソース領域に接続してないソース領域とを有し、該EPROMトラ ンジスタはBVDSSリーク電流を導通しないことを特徴とする特許請求の範囲 第3項記載の消去可能なEPROM。
- (8)イオンインプランテーションマスクを使用することなく、ボロンの遮光投 入によつて上記チャンネルは低いスイツチングしきい値に調整された導電度を有 し、他の装置は上記EPROMトランジスタと共に上記アレイの周辺に形成され て成ることを特徴とする特許請求の範囲第7項記載の消去可能なEPROM。
- (9)上記のEPROMトランジスタのドレン領域には6Vの電圧を印加しても 9い、制御ゲート領域には14Vまでの最大の電圧を印加することができる特徴 とする特許請求の範囲第7項記載の消去可能なEPROM。
- (10)上記のEPROMトランジスタの制御ゲート領域には最大の電圧14V まで印加することができ、且つ上記のEPROMトランジスタのドレン領域に約 6Vの電圧を印加することを特徴とする特許請求の範囲第9項記載の消去可能な EPROM。
- (11)更に、低電圧源からゲート規格化電圧を提供できる電荷ポンプング(c harge pumping)手段を有することを特徴とする特許請求の範囲第 10項記載の消去可能なEPROM。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US187,171 | 1988-04-28 | ||
US07/187,171 US4888735A (en) | 1987-12-30 | 1988-04-28 | ROM cell and array configuration |
PCT/US1988/004626 WO1989006429A1 (en) | 1987-12-28 | 1988-12-22 | Rom cell and array configuration |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02504094A true JPH02504094A (ja) | 1990-11-22 |
Family
ID=22687877
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP89501607A Pending JPH02504094A (ja) | 1988-04-28 | 1988-12-22 | Romセルおよびアレー構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02504094A (ja) |
-
1988
- 1988-12-22 JP JP89501607A patent/JPH02504094A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4888735A (en) | ROM cell and array configuration | |
US4888734A (en) | EPROM/flash EEPROM cell and array configuration | |
US6326265B1 (en) | Device with embedded flash and EEPROM memories | |
US6277689B1 (en) | Nonvolatile memory | |
US6261907B1 (en) | Method of forming a flash EEPROM device by employing polysilicon sidewall spacer as an erase gate | |
US6211011B1 (en) | Method for fabricating asymmetric virtual ground P-channel flash cell | |
US5736764A (en) | PMOS flash EEPROM cell with single poly | |
US6026017A (en) | Compact nonvolatile memory | |
US7348237B2 (en) | NOR flash memory cell with high storage density | |
US6861699B2 (en) | Non-volatile memory device | |
US6757196B1 (en) | Two transistor flash memory cell for use in EEPROM arrays with a programmable logic device | |
US6828618B2 (en) | Split-gate thin-film storage NVM cell | |
US7791955B2 (en) | Method of erasing a block of memory cells | |
US6091634A (en) | Compact nonvolatile memory using substrate hot carrier injection | |
JP2005501403A (ja) | 不揮発性半導体メモリならびにその作動方法 | |
KR100532429B1 (ko) | 바이트 오퍼레이션 비휘발성 반도체 메모리 장치 | |
US6031771A (en) | Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements | |
US7869279B1 (en) | EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors | |
US6717203B2 (en) | Compact nonvolatile memory using substrate hot carrier injection | |
US20060285374A1 (en) | Content addressable memory cell | |
US6906959B2 (en) | Method and system for erasing a nitride memory device | |
US8847299B2 (en) | Non-volatile memory and non-volatile memory cell having asymmetrical doped structure | |
JPH02504094A (ja) | Romセルおよびアレー構造 | |
US20020027804A1 (en) | Nonvolatile memory | |
US20020130352A1 (en) | Semiconductor device comprising an EEPROM memory and a FLASH-EPROM memory, and method of manufacturing such a semiconductor device |