JPH02503248A

JPH02503248A - Ｒｏｍデータワードの更新を可能にするための回路システム

Info

Publication number: JPH02503248A
Application number: JP1502709A
Authority: JP
Inventors: カンバサー，セバット
Original assignee: ユニシス・コーポレーション
Priority date: 1988-02-19
Filing date: 1989-02-17
Publication date: 1990-10-04
Also published as: EP0356506A1; WO1989007794A1; US4897813A; KR900700957A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】この開示はリードオンリメモリ（ＲＯＭ）内にマイクロ命令をストアする改良されたかつより効率的な手段に関し、それはＲＯＭの能力または再プログラミング部分を含む。

発明の背景コンピュータ回路の実現化例において、マイクロ命令をストアするための標準的な方法は、それらをリードオンリメモリ（ＲＯＭ）内に存させることである。これの利点は、ＲＯＭチップによって取られるスペースの小さな領域が最も望ましいことであるが、しかしこのＲＯＭメモリが再プログラム可能でないという不利益を含む。

マイクロ命令をストアするために用いられた別の役に立つ技術は、スタティックＲＡＭの使用であるが、しかしながら、この型のメモリは印刷回路基板上で５倍から６倍のより大きい空間的領域を消費し、しかしそれは実際再プログラム可能性を可能とする利点を有する。付加的に、大部分のスタティックＲＡＭは集積回路チップ上に作られず、他方、ＲＯＭメモリユニットは集積チップ上に製作され、かつ印刷回路基板上の配置に対してメモリのすぐの利用可能性を提供する。

こうして、コンピュータメインフレームがしばしばかなりの量の制御記憶メモリ回路を必要とするであろう一方で、これらは一般的に、印刷回路基板に対してすぐの応用可能性のために集積回路チップ上よりもむしろ「オフチップ」配列として実現された。しかしながら、多くの新しいコンピュータシステムは「オンチップ」制御記憶装置が用いられることを要求し、しかし同時に、制御記憶装置を再プログラムする、および将来に制御記憶装置に新しい命令を加える能力をあきらめることは所望ではない。付加的に、保守モードにおいてマイクロ診断コードを走らせることが所望である。

一般的にこれらの場合、メモリ（ＲＯＭ）内のマイクロコードの完全な連続が更新されなければならないということは大変ありそうにないが、しかし、しかしながら、いくつかの位置、または制御記憶装置内のマイクロコードの特定の所与の位置が将来の更新および変更に対するあり得る候補であろうことがまさに可能である。

この型の状態の解決策はこの開示において説明されたアーキテクチャの設計に通じ、それはマイクロ命令を保持するためにリードオンリメモリを用いる制御記憶装置の設計および製作の改良を提供する。少ない量の集積回路チップのスペースを消費するＲＯＭ制御記憶装置を用い、かつそれを連想記憶装置と結合させることによってこれがなされ、それによってスタティックＲＡＭの小型化されたまたは小さなものがリードオンリメモリと結合されることができ、かついかなる性能の劣化もなく更新または変更することが望ましい、リードオンリメモリ（ＲＯＭ）内のそれらの位置に取って代わるために用いられる。

図面の簡単な説明第１図は、マイクロ命令ワードを保持するためのリードオンリメモリ（ＲＯＭ）制御記憶装置を有しかつ付加的に連想記憶装置（ＣＡＭ）ユニットと示される別のメモリセクションを有する、集積回路チップのブロック図である。

第２図は、マイクロ命令アドレス線がアドレスデコーダを介していかにＲＯＭへ搬送されるか、かつまた、連想記憶装置ユニットへ搬送されるかを示す、部分的にプログラム可能なチップの図である。

第３図は、更新されたマイクロ命令ワードを提供するために、スタティックＲＡＭをアドレスするために用いられることができるＴＡＧ部分をＣＡＭがいかに有するかを示す図である。

第４図は、ＲＯＭメモリユニット、スタティックＲＡＭユニットおよびＣＡＭユニットの相関的なサイズを示す図である。

第５図（第５Ａ図および第５Ｂ図からなる）は、第１図、第２図および第３図のＴＡＧメモリをより詳細に示す図であり、それによってＴＡＧメモリの各セルはスタティックＲＡＭセルおよびコンパレータを有し、それはワード整合出力線をマルチプレクサ４０に供給する、ＯＲゲート２０への整合線を供給する。

一般的な概要現代のコンピュータメインフレームはマイクロ命令のためにかなりの量の制御記憶装置を必要とする。一般的に、要求されるメモリの大量さに起因して、これらの制御記憶装置は集積回路チップ内に製造されるよりむしろ「オフチップ」的に実現されてきた。

たとえば、１つの型のコンピュータアーキテクチャは分布された制御記憶装置概念を有し、それによって制御記憶装置メモリがアーキテクチャの異なる領域に置がれる。しかしながら、これのような場合においてさえ、必要とされる記憶装置はチップあたり１００，０００ビツトから３０ｏ、ｏｏｏビットに上るかもしれない。

通常、好ましい方法は、将来の更新および再プログラム可能性を可能とするスタティックＲＡＭとして知られるメモリを用いることであった。しかしながら、これらは集積回路チップ上に置かれたそれらの型の制御記憶装置に対して莫大な領域のペナルティを負う。

「オフチップ」である商業的型のスタティックＲＡＭは性能のペナルティを有し、かつＩＣパッケージ上のダイカウントを増加し、かつ印刷回路基板上でより多い領域を消費する。

その代わりに、ｒオンチップＪＲＯＭはずっと少ない領域を消費するが、これは［再プログラムネ可能」という不利益を負う。

多くの商業的マイクロプロセッサがそれらのマイクロコを用い、そのマイクロコードは、メインフレームに関して、容品に確かめられることができ、なぜならばそれらの命令のセットが小さくかつ非常に複雑ではないからである。

しばしば現代のメインフレームコンピュータの性能は制御記憶装置が「オンチップ」に置かれることを要求し、しかし設計者は制御記憶装置を再プログラムする能力をあきらめるというペナルティを負うことを嫌がる。

「Ｅモード」命令セットとして知られる典型的な命令セット（ユニシス（ＵＮＩ　５ＹＳ）メインフレームで用いられる）は、時々変わるかもしれない動くおよび固定されないセットの状態を含む。工場または製造所における製造の間に決して予測することのできないであろう状態がいつも存在し、しかしそこにおいてフィールドのユーザは問題または所望の命令動作に陥るであろう。こうして制御記憶装置を再プログラミングできること、または適切な性能を開発する経済的な方法としてフィールド内においてより多い命令を加えることさえが、最も望ましい。

通常、フィールドのオペレータが完全なマイクロコードを更新しなければならないことは大変起こりにくい。しかしながら、リードオンリメモリマイクロコード内のいかなるおよびすべての位置は更新されることが起こり得る候補である。また、現存のマイクロコードに対して拡張があるかもしれない。

ここに説明される開示は、リードオンリメモリ（ＲＯＭ）および連想記憶装置（ＣＡＭ）を結合することによって適切な改良を提供し、それは最小の表面領域を有し、かつまた制御記憶装置のための「プログラム可能機能」を提供する。

更新可能な制御記憶装置位置のパーセンテージはフィールドの経験またはフィールドデータに基づいて前もって決められることができる。

ここに次に、このシステムによって提供される領域の利点および性能の利点を強調するための例が与えられる。その構成はまたリードオンリメモリ（ＲＯＭ）に対して必要とされるアクセス時間に関してスタティックＲＡＭの早いアクセス時間の利点をもとる。

たとえば、４Ｋｘ４５マイクロ命令制御記憶装置（データメモリ３２に対するような）が１２ビツトでアドレスされる。

また、２５６ｘ１２の連想記憶装置（ＣＡＭ）構成の使用は、もし特定のアドレスがＴＡＧセクション（第３図を見よ）内に存すれば、一致または「ヒツト」があり、かつアドレスの内容がそれから連想記憶装置のデータセクシジンからデータをアクセスするために用いられるということを示すであろう。

「ヒツトビット」が発生され、かつ第１因のマルチプレクサ４０などの切換装置を制御するために用いられることができ、かつこうして、ＲＯＭ１０内に存したかもしれないいかなるデータよりもむしろ連想記憶装置の右の列が選択される。

もしヒツトがなければ、そのときＲＯＭｌ０からのマイクロ命令ワードデータが有効であると考えられ、かつ左側の列（ＲＯＭ分岐１０）がマイクロ命令ワードのレジスタ３５への出力を供給するために選択される。

連想記憶装置の内容が初期化時間においてロードされる。

この例において、ＲＯＭｌ０内の位置上の１／１６番目がプログラム可能にされると仮定される。

メモリの領域がトランジスタのカウントに比例するので、下記の第１表が可能な節約を示すであろう、第１表必要とされるモジュール　　　　　供　給　　　　トランジスタ４Ｋ　ｘ４５　　ＳＲＡＭ　　　　１８０．０００ビツト　１，０８０．００Ｇ必要とされるモジュール　　　　　供　給　　　　トランジスタ（ａ）　４Ｋ　ｘ４５　ＲＯＭ　　　　　１８０．０００ビツト　　１８０．０００（ｂ）　２５８ｘ　１２　ＴＡＧ（ＳＲＡＭ）　　　３０００ビツト　　３０．０００（ｅ）　　データＳＲＡＭ　　　　　１１．５２０ビツト　　６９．１２０合計　２８０．０００（１，０８０，０００の代わりに）こうして、ＲＯＭｌ０とＣＡＭ５０とを制御記憶装置内に結合することによって約７５％の空間的占有領域の節約となる。付加的に、性能、ＲＯＭｌ０の（タイミング）は影響されない。

ここに関係する基本的な特徴は、すべての位置において更新されたアドレス位置を追跡をすることではなく、しかしいくつかの位置においてのみである。それによってかなりの量の記憶スペースの要件を排除することができる。

この説明された構成は変更または更新されたそれらの位置のアドレスをストアするのみであり、かつそれはまたアドレス要求が更新されたアドレスのうちの１つに向けられるものであるかどうかをチェックする。

ＲＯＭｌ０を介するおよびＣＡＭ５０を介する遅延時間は、内側の機構をユーザに対して透明にしてバランスをとられるべきであり、なぜならばＲＯＭはスタティックランダムアクセスメモリ（ＳＲＡＭ）よりも本来的に遅いからである。

こうして第１図を例として参照すると、もしＲＯＭｌ０が４Ｋｘ４５ビツト（ｍｘｎ）からなり、かつもしＴＡＧメモリ２２が２５６ｘ１２ビツトからなり、一方ＳＲＡＭまたはデータメモリデータ３２が２５６ｘ４５ビツトからなり、かつそこにおいて両方のＲＯＭおよびＳＲＡＭ　　ＴＡＧユニットが同時に１２ビツトアドレスでアドレスされれば、そのとき第１Ｉ表は再プログラム可能性を可能にするために必要とされる「付加的な」トランジスタを示す。

第１ｆ表パーセント　　　　　必要とされる付加的なプログラム可能性　　トランジスタカウント（ａ）　　　ｌ／４（２５％）　　　　　２ｘＲＯＭ　）ランジスタカラント（ｂ）ｌ１８（１２Ａ％）　　　　１ｘＲＯＭ　トランジスタカウント（Ｃ）１１１６（６′／＋％）　　　１／２ｘＲＯＭ　）ランジスタカラント言い換えれば、グループ（ａ）の状況は、ＲＯＭｌ０内のトランジスタの最初の数の２倍の付加を必要とする。

グループ（ｂ）はＲＯＭｌ０内のトランジスタの数にまさに等しいトランジスタの加えられた量を必要とする。

グループ（Ｃ）はＲＯＭｌ０内のトランジスタの数の２分の１に等しい加えられた数のトランジスタを必要とする。

好ましい実施例の説明第１図を参照すると、チップ上に存しかつ入力マイクロ命令アドレスバス５および出力マイクロ命令レジスタ３５を有する、エンハンスされたまたは部分的に再プログラム可能である制御記憶装置ユニット６０が示される。

エンハンスされた制御記憶装置ユニット６０内には、ＲＯＭ１０と連想記憶装置（ＣＡＭ）５０とが設けられ、それらの各々はバス５を介して同じアドレスデータを同時に受取るであろう。連想記憶装置（ＣＡＭ）５０はＴＡＧメモリ２２を有し、それは変更または更新されることが所望であるそれらのアドレス（ＲＯＭ１０内）のみを含むように組織されるであろう。

もしバス５上の入来のアドレスデータがＴＡＧメモリ２２内に同時に存することが見い出されれば（第３図と関連して論じられるであろうように）、これは「ヒツト」と呼ばれ、かつＴＡＧメモリ２２内で選択されたアドレスがそれから、スタティックデータＲＡＭ　（ＳＲＡＭ）３２へ搬送され、更新されたマイクロ命令ワードをアクセスおよび検索し、それはアクセスされかつそれからバス２５上をマルチプレクサ内に搬送されそこでそれはレジスタ３５内に置かれる。

マルチプレクサ４０は「ヒツト」があったという事実に感応しく線４０ｈを介して）、かつマルチプレクサ４０はそれからＳＲＡＭ３２からの更新されたマイクロ命令ワードを通過させるであろう。

第１図において示されるであろうように、ＯＲゲート２０はＴＡＧメモリ２２の各個々のワード位置に接続された整合線１８を有する。こうして、もしＴＡＧメモリ２２内に２５６のワード位置があれば、そのとき２５６の整合線がＮＯＲゲート２０へ搬送されるであろう。こうして、アドレスが完全に整合するとき、これは「ヒツト」を構成し、かつＮＯＲゲート２０は適切な信号を線４０ｈ上にマルチプレクサ４０へと送り、「ヒツト」を示す。

その代わりに、もしアドレスバス５上の入来のアドレスがＲＯＭｌ０内で見い出され、しかしＴＡＧメモリ２２内ではなければ、そのときＮＯＲゲート２０が「非ヒツト」信号をマルチプレクサ４０に対して活性化するであろうし、かつそれから適切にアドレスされたマイクロ命令ワードがそれからＲＯＭｌ０から検索され、バス１５上をマルチプレクサ４０へ搬送され、それは「非ヒツト」状態に置かれ、かつマルチプレクサ４０はそれからマイクロ命令ワードをＲＯＭｌ０から出力レジスタ３５へわたって通過させるであろう。

第１図において、ＣＡＭ５０の加えられたメモリ構成がＴＡＧメモリ２２およびＳＲＡＭ３２で作られる。おそら（ＲＯＭＩＯ内の小さなパーセンテージのメモリ位置のみが更新または変更を必要とするであろうという推定に基づいてこれらが構成される。たとえば、ＲＯＭｌ０内のマイクロ命令ワードの８のうちの１（１２，４％）がおそらく変更または更新を受けるかもしれない。こうしてこれらの位置（プログラムされたマイクロ命令ワードのうちの１２　ｙＬ％）がそれからＴＡＧメモリ２２内のアドレスとしてセットアツプされることができ、それゆえそれらは入来のアドレスバス５上で起こるとき認識されるであろう。それから次にＳＲＡＭメモリ３２が、新しくＴＡＧメモリ２２内に置かれたアドレス位置の各々ごとに新しく更新されたマイクロ命令ワードでプログラムされ得る。

ＴＡＧメモリ２２のためにおよびデータ構成３２のために、後に第５図と関連して説明されるような、ＳＲＡＭ構成（データメモリ３２）を用いることによって、全体の構成５０　（ＣＡＭ）が空間的領域において適度に小さく保たれることができ、かつＲＯＭｌ０が最小２の領域のみを占めるので、そのとき全体のシステム構成は第１図に示されるように、チップ６０上に置かれることができる（役に立つチップ領域の１０％のみを占める）。

第２図を参照すると、通常、ＲＯＭｌ０内でマイクロ命令ワード位置をアクセスするために用いられるアドレスデコーダ３０が加えられることを除いて第１図のそれに類似の構成が示される。前と同じに、ＴＡＧメモリセクション２２およびデータメモリセクション３２が両方ともＳＲＡＭである。また、ＲＯＭｌ０およびデータメモリ３２のそれぞれの出力を保持するために用いられることができるレジスタ１５「および２５「もまた示される。

第２図の状態において、入来のアドレス１０００（ＨＥＸ）がマイクロ命令ワードｒＡＡＡＡＡＡＡＡＪを有するメモリ位置をアクセスするために挿入されかつデコードされる。この場合、ＴＡＧメモリ２２が、ＲＯＭｌ０内のこの特定の位置が変更または更新されるべきであるということを示すためにいかなる同等のアドレス表記法をも有しない。こうして、ＮＯＲゲート２０（第１図）が「非ヒツト」状態を線４０ｈ上でマルチプレクサ４０に信号で送るであろう。こうして、マイクロ命令ワードｒＡＡＡＡＡＡＡＡＪはバス１５上をマルチプレクサ４０へ、かつそれから出力レジスタ３５内へ搬送され、そこで出力マイクロ命令ワードｒＡＡＡＡＡＡＡＡＪがそれから存するであろう。

令弟３図を参照すると、ｒＡＡＡＡＡＡＡＡＪと示されるＲＯＭｌ０内のマイクロ命令ワードを更新または変更することが所望である状態が起こる。新しく更新されたマイクロ命令ワード（ＲＯＭ内のワードに取って換わることを所望とする）がマイクロ命令ワードｒＡＡＢＢＡＡＢＢＪである。このワードは第３図のデータメモリ３２内に置かれる。今、マイクロ命令アドレスバス５がアドレス１０００　（ＨＥＸ）を運ぶとき、このアドレスはＴＡＧメモリ２２によって認識され、それは１０００のアドレスを認識するようにプログラムされている（ＳＲＡＭで可能なように）。付加的に、データメモリ３２は、それの位置のアドレス１０００で、新しいマイクロ命令ワードｒＡＡＢＢＡＡＢＢ」を供給された。

こうして、ＴＡＧメモリ２２が入来のアドレス１０００を認識するとき、それはデータメモリ３２内の適切な位置をアクセスするであろうし、かつまたＮＯＲゲート２０がマルチプレクサ４０に「ヒツト」が起こったことを信号で送るであろう。これらの状態の下で、マイクロ命令ワードｒＡＡＢＢＡＡＢＢＪがデータメモリ３２からバス２５上へかつマルチプレクサ４０内へ搬送され、それはワードを出力レジスタ３５内への搬送のために選択し、そこでマイクロ命令ワードｒＡＡＢＢＡＡＢＢＪが生じるであろう。

第５図において示されるように、ＳＲＡＭを含む、ＴＡＧメモリ２２は、入来のマイクロ命令アドレスデータの各ビットごとに情報の１つのビットを搬送する個々のセルからなる。こうして第５図において、もしＴＡＧメモリ２２が１１ビツトのデータでなるアドレスワードを搬送すれば、そのときＴＡＧメモリの各ワード線に対して１１のセルがあるであろう。

第５図に示されるように、各セルはＳＲＡＭ部分とコンパレータ部分とからなる。各セルのコンパレータ部分はＮＯＲゲート２０に与える出力整合線１６を供給する。ＮＯＲゲート２０はアドレスデータの各およびあらゆるビットがＴＡＧメモリ内のアドレスデータと整合し、それゆえそのときＮＯＲゲート２０が出力ワード整合線１８を供給してビットの完全な一致を示すであろう状態を、示すであろう。こうして、たとえば、ＴＡＧメモリに与えられた全体のアドレスデータがＴＡＧメモリ内のアドレスと完全に整合すれば、そのときワード整合線（バス１８）が、出力レジスタ３５内に置くために更新されたマイクロ命令ワードを検索するために（第１図のマルチプレクサ４０を介して）、データメモリ３２をアドレスし、一方ヒット線４０ｈがハイ（−１）論理信号をマルチプレクサ４０に供給して「ヒツト状態」を示しマルチプレクサ４０がデータメモリ３２からレジスタ３５内へデータ（マイクロ命令ワード）を置くことを可能にする。

他方、もしセル２２内のいずれかに「不整合」があれば、そのときバス１８（ワード整合線、第５Ａ図、第５Ｂ図）が、ＯＲゲート２０が「ローＪ　　（−０）出力信号を出力して、「非ヒツト」状態を示すことを引き起こしマルチプレクサ４０がデータ（マイクロ命令ワード）をＲＯＭ１０からレジスタ３５内に置くことを引き起こす。

第１図に示されるように、ＲＯＭｌ０が文字（ｍｘｎ）で印を付けられる。ｒｍＪはＲＯＭｌ０内のワード位置の行の数を示す。記号ｒｎＪは各ワード内のビットの数を表わす。たとえば、ｒｍＪは２，０４８の行を表わす２にの行を表わすことができる。同様に、記号ｒｎＪは４５ビツトのワードの長さを表わすことができる。

記号ｒｒＪはマイクロ命令ワードの変更が所望である、（ＲＯＭＩＯ内の）位置のパーセントまたは割合を示すために用いられる。

第１図において、ＴＡＧメモリ２２は加えられた指示式ｍ／ｒｘ　　１ｏｇ２　　ｍを有する。この式はＴＡＧメモリ２２の能力を表わし、それはすなわちＴＡＧメモリ内に置かれることができるアドレスビットの数である。「１０ｇ２ｍＪで示される部分はＴＡＧメモリ２２内の各アドレスワード位置の幅を示すために用いられる。

たとえば、もしＴＡＧメモリが２にの値を有していれば（そこで２には２，０４８に等しい）、そのとき「２Ｋ」の１ｏｇ２は１１ビツトに等しく、それはＴＡＧメモリ２２のアドレスワードサイズを決めるであろう。

今ｒｍＪが２５６に等しいと仮定すると、それは２５６行のワードがありかつ各ワードは長さが１１ビツトである（ｎは１１に等しい）ということを意味し、そのときＴＡＧメモリ２２は２，８１６のビット位置またはセルからなるであろう。これは各々１１ビツトの２５６のアドレスを意味する。

今もし「「」が１２Ｘ％に等しければ（各８ＲＯＭ位置に１つの割合で再プログラム可能性が提供されることを意味する）、かつＲＯＭ１０内に２にの位置（２，０４８）があるので、そのとき：ＴＡＧメモリ２２に対して２５６　　Ｘ　　１１−２．８１６ビツトを与える。

これはＴＡＧメモリ２２に対して各１１ビツトの２５６の位置を提供する。

第１図においてかつ「データメモリ３２」を参照すると、データメモリ３２の能力が−１−ｘｎであることが理解され、かつそこでｎは４５ビツトに等しい。

ここで２にのデータメモリサイズが用いられることができ、かつ、一一旦　　−データメモリに対して各４５ｒ　　　８　　　ビットの２５６ワ一ド位置。

こうして２５６位置Ｘ４５ビットが、１１．５２０ビツト能力に対する要件を与える。

今、第５図を参照すると、ＴＡＧメモリ２２の詳細な構成が示される。一連のマイクロ命令アドレス線５が一連のＳＲＡＭセル２２ｓ内に与えられる。この場合、８グループのＳＲＡＭが示され、そこにおいて各グループ内に８つのＳＲＡＭセルが存在する。これらのＳＲＡＭセルの各１つは、ＳＲＡＭのトップのグループに接続されるのが示される個々のマイクロ命令アドレス線５に接続される。

各ＳＲＡＭセル２２．はまた比較回路２２ｃを有する。

比較回路の各１つはビット整合出力線を有し、それは出力線１６１．１６２．１６ｇ・・・１６８としてトップグループ内に示される。ビット線１６．ないし１６６の組合わせのセットはビット整合線バス１６を形成し、それはＮＯＲゲート１７（１内に与えられる。

同様にＳＲＡＭおよび比較回路の他のグループの各々に対して、対応する組の「ビット整合」線１６があり、それらはＮＯＲゲート１７゜、１７ｃ１１７ｄ１１７．．１７ｉｓ　１７ｇ、および１７ｈに与える。

ＮＯＲゲート１７．ないし１７ｈの各々の出力は一連の出力線１８ａないし１８ｈを供給する。二の組のワード整合線（バス１８）はＯＲゲート２０への入力を供給し、かつまたアドレスデータをデータメモリ３２に与える。

ＯＲゲート２０の出力は「ヒツト」線出力４０ｈであり、それはマルチプレクサ４０に与えられて「ヒツト」が起こったかどうかを決め、かつこうしてマルチプレクサを切換えてヒツトが起こったときデータメモリ３２からレジスタ３５へ出力を供給する。

特定の例を示すために、第５図において、一連のアドレスビットがアドレス線５上に１−０−１−１−０−０−１−１のように置かれることが理解されてもよい。今、もしこのアドレスがＳＲＡＭのトップグループのアドレスと整合すれば、そのとき比較線１６．ないし１６８はすべて０の出力を有するであろうし、それはＮＯＲゲート１７．に与えられる。ＮＯＲゲート１７ａはそれからそれの出力線１ｇａ上に１（デジタルの１）を出し、アドレス整合が起こったことを示す。

出力線１８゜ないし１８ｈの残りのすべては、整合がなかったので、「０」のデジタル出力を供給するであろう。これらの入力がＯＲゲート２０に与えられた後、ＯＲゲート２０はヒツト線４０ｈ上にデジタル「１」を出し、マルチプレクサ４０にそれがデータメモリ３２からマイクロ命令ワードレジスタ３５内へ情報を搬送するべきであることを知らせる。こうして、バス５上の入来のアドレスがＳＲＡＭ２２．の特定のグループと整合するときはいつも、そのときＳ　ＲＡ　Ｍの特定のグループがＯＲゲート２０からのヒツト線を開始するであろうしかっまたデータメモリ３２へわたって線１８上にアドレスを送るであろうし、それはマイクロ命令ワードレジスタ３５への搬送のためにデータメモリ３２からの適当なデータの検索を引き起こすであろう。

記号Ｋが１０２４に等しいと仮定すると、この発明の構成の効率およびスペース節約特性をより良く理解するために典型的な状況を観察することが役に立つかもしれない。

もしＲＯＭｌ０が２に行Ｘワードあたり４５ビツトのサイズであると仮定しくｍｘｎ）、かつＴＡＧメモリ２２がアドレスの２５８のワード位置を有しかつ各アドレスが長さが１１ビツトであるとさらに仮定し、かつデータメモリ３６　（ＳＲＡＭ）が２５６の位置を有し、それらの各々が長さが４５ビツト（ｍｘｎ）であるとさらに仮定し、各８つのＲＯＭｌ０メモリ位置のうちの１つが更新または将来の変更を所望であると今仮定し、こうしてｒは８１；等しい。

こうして２Ｋ　（２，０４８）の位置があるので、そのときこれらの位置の１２Ａ％（または８のうち１）が更新されることができるであろう２５６の位置の数字を与えるであろう。

２０４８を２５６で割ると８であり、こうしてｒは８に等しい。

今ＴＡＧメモリ２２およびそれの部分的な式１０ｇｚｍを見ると、これは２Ｋｌ：１０ｇ２を乗じた数字の結果となるであろうし、それは、２１１が２０４８に等しいので、１１に等しい。

こうして、ＴＡＧメモリ２２内の各ワードのために必要とされるビットの数が１１ビツトであろうことが理解される。さて、１つのトランジスタが、チップ上に示される基本領域ユニットである１つの基本コアセルを構成するという標準的な仮定をし、かつデータメモリＳＲＡＭ３２に対する基本ユニットがＲＯＭ１０内の各単一トランジスタセルごとに６に等しい領域の（第４図について）トランジスタセルを必要とするであろうというさらなる仮定をし、かつ一連のＳＲＡＭセルおよび比較回路を必要とする、ＴＡＧメモリが、ＲＯＭ１０内の各単一トランジスタセルごとに９の（第４図について）トランジスタセルを必要とすると仮定し、かつそれからＴＡＧメモリ２２が各１１ビツトの２５０メモリ位置を有するであろうと仮定すれば、そのときＴＡＧメモリ２２に対するかつデータメモリ３２に対する、第４図に示されるサイズの式を参照することによって、以下のことが起こる：ＴＡＧメモリ：サイズがｍ／ｒ　　ｘ　　ｌｏｇ　　ｍ２に等しいデータメモリ３２：サイズがｍ／ｒ　　ｘ　　ｎに等しいＴＡＧメモリ２２の場合において、ＴＡＧメモリ２２のために必要な２５６（１１ｘ９）または２５，３４４の合計の加えられたトランジスタをこれは表わす。これは式ｒｘｌｏｇ　　ｍ２の部分を表わす。

今、ｍ／ｒ　　ｘ　　ｎであるサイズの第１図上に示される式とともにデータメモリ３２を考えると、またｒは８に等しくかつｍは２１６に等しくかっｎは４５に等しく、必要とされる付加的なトランジスタは２５６ｘ４５になるであろうし、それは１１，５２０の付加的なトランジスタに等しい。

こうしてＴＡＧメモリ２２のための合計２５，３４４のトランジスタおよびデータメモリ３２のための付加的なトランジスタ１１．５２０は合計３６，８６４のトランジスタとなり、それはＴＡＧメモリ２２およびデータメモリ３２　（ＣＡＭ５０）のために必要とされる付加的なトランジスタの数字である。これはＲＯＭメモリ１０の１２Ｘ％（８個の位置の中の１つ）が、第１図のＣＡＭ５０によって表わされる組合わせのＴＡＧメモリおよびデータメモリの使用を通じてプログラムされることができるという状況を表わす。

ＲＯＭｌ０がセルごとに１つのトランジスタを表わし、かつｍｘｎ　（第１図）が２Ｋ　　ｘ４５に等しいので、これはＲＯＭ１０内の９２，１６０のセルを表わし、それの１２ｙｚ％がＴＡＧメモリ２２およびデータメモリ３２の使用を通じて再プログラムされることができる。

こうして、３６，８６４の付加的なセルの付加で（ＴＡＧおよびデータメモリ内）、再プログラム可能性の付加的この例に対するＲＯＭｌ０は９２，１６０のセルからなり、かつ平均的チップセルが３０平方ミクロンであると考えられるので（第４図）、そのとき３０と９２．１６０を掛けると、ＲＯＭｌ０のために必要とされる２゜７６４．８００平方ミクロンの数字を得る。この数字の平方根をとることによって、これは４つのサイドの正方形（ｓｑｕａｒｅ）領域を提供し、それの各サイドは１．６６２ミクロンの値を有する。１ミルは２５，４ミクロンに等しいので、そのとき１．６６２ミクロンは６５．４３ミルに等しく、それは６５．４３ｘ６５．４３ミルの正方形領域を意味する。

金策４図を参照すると、ＲＯＭｌ０の１つのセルを表わす平方ブロックが示される。この１つのセルは各サイドが５．５ミクロンの長さを有し全体の面積が３０平方ミクロンである正方形である。

今ＴＡＧメモリ２２に関して、ＲＯＭｌ０の１２歿パーセントの再プログラム可能性に対するＴＡＧメモリを収容するために必要であろうミクロンの必要とされる面積を計算することが可能である。

ＴＡＧメモリ２２において、ｒｍＪは２５６に等しくかつｒｎＪは１１に等しい。

こうして、２５６ｘｌｌｘ　（）ランジスタセル）ｘ４５０平方ミクロンは１，２６７．２００平方ミクロンの数字に等しく、それは各々が１１ビツトのデータを有する２５６の位置のＴＡＧメモリのために必要とされる面積である。

今この面積の平方根をとると、４つのサイドの正方形を表わすことが理解され、それらの各々は１，１２５ミクロン（４４，２９ミル）の長さを有する。

ＳＲＡＭデータメモリ３２に関して、ｍは２５６に等しく、かつｎは４５に等しく、各ＳＲＡＭセルに対して３００平方ミクロンに対する要件がそれに対して加えられる。

こうして、２５６ｘ４５ｘ　（３００平方ミクロン）は３゜４５６．０００平方ミクロンの数字に等しい。

今、この数字の平方根をとると、４つのサイドの正方形面積になり、それの各サイドは１，８５９ミクロン（７３゜１９ミル）の長さを有する。

今、全体としてＴＡＧメモリ２２およびデータメモリ２２を見ると、ＴＡＧメモリが１．２６７．２００平方ミクロンを必要とし、一方データメモリが３，４５６，０００平方ミクロンを必要とし、それは４，７２３，０００平方ミクロンの合計領域に通じることが観察される。

必要とされる合計数平方ミクロンの平方根をとると、４つのサイドを有する正方形領域に通じ、それの各々のサイドは２，１７３ミクロンの長さを有する。かつ、インチのｌ／１ＯＯＯ（ミル）の点から見ると、この数字はＴＡＧメモリ２２およびデータメモリ３２を保持するＣＡＭ５０のための８５．５５ミルの長さを有することが理解される。

第４図を参照すると、ＴＡＧメモリのためのＳＲＡＭは正方形の面積を覆う。

それから再び第４図を参照すると、ＴＡＧメモリは９トランジスタの１つの組として見られることができ、それは２１ミクロンに等しい各サイドを有する正方形を意味する４５０平方ミクロンの正方形領域を覆う。

こうして、ＴＡＧメモリ２２の計算における数字は、各９トランジスタセルに対する４５０平方ミクロンの数字の使用を意味し、一方データメモリ３２の空間的要件のための計算は、１組の６トランジスタセルを表わす３００平方ミクロンの数字の使用を必要とする。

第４図から、３つの正方形ブロックの相関的なサイズを観察することによって、もしＲＯＭが１の値を与えられれば、そのときデータのためのＳＲＡＭ３２は１０の相関的なサイズのファクタを有するであろうし、かつＴＡＧメモリ２２が再プログラム可能性の相関的な１２ｘ％の能力を提供するために１５の相関的なサイズを有するであろうことが注目されるであろう。

今、典型的なチップ領域が正方形の各サイドの長さが５５０ミルである正方形のサイズを構成するならば、そのとき正方形の領域は１０７．８ミルを必要とするであろうしくＴＡＧメモリおよびデータメモリ）かつチップの大変小さな部分のみを占めるであろうことが理解される。こうして、各サイドに５５０ミルの大きな領域を有するチップ上に１０７．８ミルの正方形の領域のみを使うことによって再プログラム可能性の機能を提供することが実に容品に実現可能である。

今、もしＲＯＭｌ０などの非プログラム可能ＲＯＭを用いる代わりに、かつ代わりにＳＲＡＭを用いると決めれば（再プログラム可能性を提供するために）、そのとき次のことが理解されるであろう：２Ｋｘ４５ｘ３００は空間的領域の２７．６４８．０００平方ミクロンに等しいであろう。

これはその上で各サイドが２０７ミルに均等である５゜２５８ミクロンの長さを有する正方形を表わすであろう。

こうして、１０７ミルの平方に対して２０７ミルの平方を比較することによって、４：１の比を有するスペースの節約が可能であり、一方向時に再プログラム可能でありかつ／または拡張可能な、１２Ａ％（または８のうちの１の位置）の再プログラム能力を提供する。

ここに、ＲＯＭ内で変更されることができない固定された非変更可能なデータワードをその中に有する、リードオンリメモリ（ＲＯＭ）の部分のための再プログラム能力を効率的に提供するためのシステムが説明された。同じ基本的概念を用いて、他の回路の変化がこれらの特徴を達成することができるかもしれないが、この発明が以下の請求の範囲によって囲まれることか理解されるべきである。

国際調査報告１１ＩＩ−１−−ｈ−ｄ−−−−−ＰＣＴ／ＵＳ　　８９１００６９５国際調査報告ＵＳ　８９００６９５ＳＡ　　２７０８５

Claims

【特許請求の範囲】

１．その中に、より早く置かれた非変更可能データワード情報を有するＲＯＭメモリを用いる集積回路チップであって、かつ連想記憶装置とともに協働し、リードオンリメモリ（ＲＯＭ）内の選択された位置の再プログラム可能性を可能にし、その位置はアクセスされたデータワード出力として出力されることができ、その組合わせが、（ａ）非変更可能データワードの第１のグループをストアするためのＲＯＭ手段を含み、前記ＲＯＭ手段が、（ａ１）データワードをストアするための「ｍ」位置と、（ａ２）各データワードに対する「ｎ」ビットの長さとを含み、（ｂ）更新されたアドレス可能データワードを保持するための連想記憶装置手段を含み、それが、（ｂ１）前記ＲＯＭ手段の選択された位置内に存する非変更可能なより早い（固定された）ワード情報を置換するために用いられる更新されたワード情報をストアするための手段を含み、さらに、（ｃ）前記ＲＯＭ手段へおよび前記連想記憶装置手段（ＣＡＭ）ヘアドレスを供給するように接続されたアドレス手段と、（ｄ）前記ＲＯＭまたは前記ＣＡＭのいずれかからアクセスされたデータワード出力を選択するための手段とを含む、組合わせ。
２．前記ＣＡＭ手段が、（ａ）ｍ／ｒ位置を有するＴＡＧメモリを含み、そこにおいて「ｒ」は再プログラムされることができるＲＯＭ内の位置の割合に等しく、前記ＴＡＧメモリがデータメモリにＴＡＧアドレス出力を供給し、さらに、（ｂ）ｍ／ｒ位置を有しかつ前記ＴＡＧアドレス出力を受取る前記データメモリを含む、請求項１に記載の組合わせ。
３．前記ＴＡＧメモリがデータワードのＴＡＧアドレスを保持し、各アドレスは「ｍ」ビットのｌｏｇ２の幅を有する、請求項２に記載の組合わせ。
４．前記データメモリが更新されたワードデータを保持し、各ワードが「ｎ」ビットのサイズを有する、請求項３に記載の組合わせ。
５．前記ＴＡＧメモリが複数個のＮＯＲゲートを含み、それらが前記ＴＡＧメモリ内の各位置に対する前記ＮＯＲゲートのうちの１つを提供するように割当てられ、さらに、前記ＴＡＧメモリの各前記メモリ位置が「ｎ」コアセルのグループを含み、かつ各コアセルが、（ａ）スタティックＲＡＭセルと、（ｂ）比較回路ユニットとを含み、そこにおいて各比較回路ユニットがそれのそれぞれのＮＯＲゲートへの入力ビット整合線を供給し、かつビット整合線の前記グループが前記それぞれのＮＯＲゲートの入力に接続するピット整合バスを形成し、さらに、（ｃ）かつそこにおいて各ＮＯＲゲートが出力ＯＲゲートへのワード整合出力線を含み、ワード整合線の前記グループが前記データメモリの入力にまた接続するワード整合出力バスを形成し、さらに、（ｄ）前記出力ＯＲゲートが前記選択手段への選択信号を発生するように動作する、請求項３に記載の組合わせ。
６．前記選択手段が、前記ＲＯＭ手段からおよび前記ＣＡＭ手段から出力を受取るマルチプレクサユニットを含み、前記マルチプレクサユニットが前記出力ＯＲゲートから受取られた信号に従ってデータワード出力を選択するように動作する、請求項５に記載の組合わせ。
７．（ａ）前記マルチプレクサによって選択されたデータワードを受取るために前記マルチプレクサの出力に接続された出力レジスタを含む、請求項６に記載の組合わせ。
８．（ａ）前記入力アドレス線に接続され、かつアドレス信号を前記ＲＯＭ手段に供給するデコーダ手段を含む、請求項２に記載の組合わせ。
９．（ａ）前記ＲＯＭ手段からアクセスされた出力ワードを一時的に保持するためのＲＯＭ出力レジスタと、（ｂ）前記データメモリからアクセスされたデータを一時的に保持するためのデータ出力レジスタとを含み、さらに、（ｃ）前記ＲＯＭレジスタおよび前記データレジスタがマルチプレクサへの出力接続手段を提供し、（ｄ）選択のための前記手段がＯＲゲートによって活性化されるマルチプレクサユニットを含み、前記ＴＡＧメモリに接続されており、それは更新されたデータワードのアドレスが整合（ヒット）するとき感知する、請求項８に記載の組合わせ。
１０．ＲＯＭ内の或る選択された位置に対する再プログラム可能性を提供するためのメモリシステムであって、組合わせで、（ａ）非変更可能データワードを保持するためのリードオンリメモリ（ＲＯＭ）手段を含み、各ワードがｎビットの長さを有し、さらに、（ｂ）更新されたデータワードを保持するための連想記憶装置（ＣＡＭ）を含み、各ワードが、前記ＲＯＭ手段内に存する或る選択された非変更可能データワードを置換するためにｎビットのものであり、さらに、（ｃ）前記ＲＯＭ手段と前記ＣＡＭ手段とを同時にアドレスするためのアドレスバス手段と、（ｄ）アドレス整合が前記連想記憶装置手段内で起こるときマルチプレクサユニットに対して出力選択信号を供給するための選択手段とを含み、それは、出力レジスタへの更新されたデータワードのスループットが前記ＲＯＭ内の同じアドレス位置での既存のデータを置換することを可能にし、さらに、（ｅ）ワードアドレスが前記連想記憶装置手段内の利用可能なワードアドレスと整合するとき、前記選択手段からのヒット信号を受取るためのマルチプレクサユニットを含む、メモリシステム。
１１．部分的にプログラム可能な制御記憶装置メモリであって、（ａ）マイクロ命令ワードをストアするための第１のリードオンリメモリ（ＲＯＭ）手段と、（ｂ）ＲＡＭＴＡＧメモリ手段とＲＡＭデータメモリ手段とを含む連想記憶装置（ＣＡＭ）手段とを含み、そこにおいて前記ＴＡＧメモリ手段が、更新されるべき前記ＲＡＭメモリ手段の、アドレスを保持し、かつ前記ＲＡＭデータメモリ手段が前記ＲＯＭメモリ手段内の或るワード位置に取って代わるべき更新されたマイクロ命令ワードを保持し、さらに、（ｃ）データワードアドレスを前記ＲＯＭメモリ手段へかつ前記連想記憶装置手段へ供給するためのマイクロ命令アドレスバス入力手段と、（ｄ）前記ＲＯＭメモリ手段の出力マイクロ命令ワードを受取るための、かつまた前記ＲＡＭメモリ手段からの対応して置かれたマイクロ命令ワードを受取るための選択手段とを含み、かつそれは、（ｄ１）前記アドレスされたＲＯＭメモリワードまたは前記アドレスされたＲＡＭデータメモリワードのいずれが出力レジスタへの出力として転送されるのかを選択するためのマルチプレクサユニットを含み、さらに、（ｅ）前記ＴＡＧメモリが、前記入力アドレスバス上に現われるアドレスと一致した常駐のメモリアドレスを有するとき前記選択手段を切換えるための手段を含み、それゆえマルチプレクサユニットが前記ＲＡＭデータメモリから出力レジスタへマイクロ命令ワードを伝送することを可能とし、さらに、（ｆ）前記ＲＯＭ手段または前記ＲＡＭデータメモリ手段のいずれかからアドレスされたマイクロ命令ワードを受取るために接続された前記出力レジスタを含む、部分的にプログラム可能な制御記憶装置メモリ。
１２．更新されたアクセスされたデータワードの出力を能動化することができる、リードオンリメモリ（ＲＯＭ）内の選択された位置の再プログラム可能性を可能にするための連想記憶装置とともに、その中に非変更可能なより早く置かれたデータワード情報を有するＲＯＭメモリを用いる集積回路チップであって、その組合わせが、（ａ）第１のグループのデータワードをストアするためのＲＯＭ手段を含み、前記ＲＯＭ手段が、（ａ１）データワードをストアするための「ｍ」位置と、（ａ２）各データワードごとの「ｎ」ピットの長さとを含み、さらに、（ｂ）連想記憶装置を含み、それが、（ｂ１）前記ＲＯＭ手段の選択された位置内に存するより早く置かれた非変更可能なワード情報に取って代わるために用いられるための更新されたワード情報をストアするための手段を含み、ストアするための前記手段が、（ｂ１ａ）再プログラムされることができる同じＲＯＭ手段内の位置の割合に「ｒ」が等しい、ｍ／ｒ位置を有するＴＡＧメモリを含み、前記ＴＡＧメモリがデータメモリに対してＴＡＧアドレス出力を供給し、前記ＴＡＧメモリが、（ｉ）複数個のＮＯＲゲートを含み、それらが、前記ＴＡＧメモリ内の各位置ごとに前記ＮＯＲゲートのうちの１つを提供するように割当てられ、かつ前記丁ＡＧメモリの各前記メモリ位置が、（ｊ）「ｎ」コアセルのグループを含み、各コアセルが、（ｊ１）スタティックＲＡＭセルと、（ｊ２）比較回路ユニットとを含み、そこにおいて各比較回路ユニットがそれのそれぞれのＮＯＲゲートへの入力ピット整合線を供給し、かつビット整合線の前記グループが前記それぞれのＮＯＲゲートの各々の入力に接続するビット整合パスを形成し、さらに、（ｊ３）かつ各ＮＯＲゲートが出力ＯＲゲートへのワード整合出力線を含み、ワード整合線の前記グループが前記データメモリの入力にまた接続するワード整合出力バスを形成し、（ｊ４）前記出力ＯＲゲートがアクセスされたデータワード出力を選択するための前記手段へ選択信号を発生するように動作し、（ｂ１ｂ）前記ＴＡＧメモリがｌｏｇ２「ｍ」ピットの幅を有するＴＡＧアドレスデータワードを保持し、（ｂ１ｃ）前記データメモリがｍ／ｒ位置を有しかつ前記ＴＡＧアドレス出力を受取る、組合わせ。
１３．選択のための前記手段が前記ＲＯＭ手段からまたは前記ＣＡＭ手段から選択されたデータワード出力を伝送するマルチプレクサユニットを含む、請求項１２に記載の組合わせ。
１４．（ａ）前記マルチプレクサによって伝送されたデータワードを受取るために前記マルチプレクサの出力に接続された出力レジスタを含み、（ｂ）前記マルチプレクサユニットによって選択された前記データワードが、更新されたデータワードのアドレスがアクセスされたかどうかを感知する前記出力ＯＲゲートからの選択信号に従って前記ＲＯＭ手段からまたは前記ＣＡＭ手段からのいずれかから選択された、請求項１３に記載の組合わせ。