JPH0240586Y2 - - Google Patents

Info

Publication number
JPH0240586Y2
JPH0240586Y2 JP1981059337U JP5933781U JPH0240586Y2 JP H0240586 Y2 JPH0240586 Y2 JP H0240586Y2 JP 1981059337 U JP1981059337 U JP 1981059337U JP 5933781 U JP5933781 U JP 5933781U JP H0240586 Y2 JPH0240586 Y2 JP H0240586Y2
Authority
JP
Japan
Prior art keywords
recording medium
transistor
reset
reset signal
predetermined position
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP1981059337U
Other languages
Japanese (ja)
Other versions
JPS57173115U (en
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP1981059337U priority Critical patent/JPH0240586Y2/ja
Publication of JPS57173115U publication Critical patent/JPS57173115U/ja
Application granted granted Critical
Publication of JPH0240586Y2 publication Critical patent/JPH0240586Y2/ja
Expired legal-status Critical Current

Links

Description

【考案の詳細な説明】 この考案はテープデツキ等の情報記録再生装置
の電源変動誤動作防止回路に関する。
[Detailed Description of the Invention] This invention relates to a power supply fluctuation malfunction prevention circuit for information recording and reproducing devices such as tape decks.

テープデツキ装置においては、装置の機械系を
各動作モードに応じて設定制御するために、電子
的制御システムが採用されていわゆる電子的シス
テムコントローラが用いられることが多い。かか
る電子的システムコントローラ用いた装置におい
て、電源変動等の外部要因による誤動作を防止す
べく、システムコントローラのみを電気的にリセ
ツトして初期状態(例えばSTOPモード状態)に
復帰せしめるものである。この場合、システムコ
ントローラである電子回路がリセツト信号により
瞬時にリセツトされても、機械系の反応時間は大
であるために電子回路のみがリセツト状態となり
機械系は初期状態に復帰できない事態が生じるこ
とがあり、結果的に誤動作の原因となる。
In a tape deck device, an electronic control system is often employed, and a so-called electronic system controller is used to set and control the mechanical system of the device according to each operation mode. In a device using such an electronic system controller, only the system controller is electrically reset to return to an initial state (for example, STOP mode state) in order to prevent malfunctions due to external factors such as power fluctuations. In this case, even if the electronic circuit that is the system controller is instantaneously reset by the reset signal, the reaction time of the mechanical system is long, so only the electronic circuit will be in the reset state, and the mechanical system will not be able to return to its initial state. This may result in malfunction.

更には、カーステレオやポータブルラジオカセ
ツト等のカセツトテープデツキ装置においては、
カセツトハーフ装着により装置電源がオンとなつ
てカセツトハーフ装填機構が活性化され、ハーフ
装填ホールド状態になるのが多い、かかる装置に
おいても、システムコントローラである電子回路
のみをリセツトし機械系のリセツトは強制的にな
され得ないから、上述した欠点の他に更にカセツ
トハーフイジエクト動作が強制的になされ得ない
という不都合をも生じるものである。
Furthermore, in cassette tape deck devices such as car stereos and portable radio cassettes,
When a cassette half is inserted, the device power is turned on and the cassette half loading mechanism is activated, often resulting in a half loading hold state. Even in such devices, only the electronic circuit that is the system controller is reset, and the mechanical system is not reset. Since this cannot be done forcibly, in addition to the above-mentioned drawbacks, the cassette half-ejecting operation cannot be done forcibly, which is another disadvantage.

従つて、本考案の目的は電源変動による誤動作
を防止して装置全体をリセツト状態に復帰せしめ
るようにしたテープデツキ等の電源変動誤動作防
止回路を提供することである。
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a circuit for preventing malfunctions caused by power fluctuations in tape decks, etc., which prevents malfunctions due to power fluctuations and returns the entire device to a reset state.

本考案による電源変動誤動作防止回路は、記録
媒体装着挿入口への記録媒体の挿入に応じてオン
となり電源を情報記録再生装置に投入する電源ス
イツチと、記録媒体が所定位置へ装着されていな
いときリセツト信号を発生し記録媒体の所定位置
への装着を検出したときリセツト信号の発生を停
止する第1リセツト信号発生手段と、電源スイツ
チのオンの期間に電源の変動を検出してリセツト
信号を発生する第2リセツト信号発生手段と、各
リセツト信号に応じてリセツト状態になる動作モ
ード制御回路と、電源スイツチのオン時点から所
定時間経過後にリセツト信号の発生を検出したと
き解除指令信号を発生する解除指令信号発生手段
と、記録媒体装着挿入口に挿入された記録媒体を
所定位置に保持し解除指令信号に応じて記録媒体
の所定位置への装填動作を解除する装填保持機構
とを備えたことを特徴としている。
The power supply fluctuation malfunction prevention circuit according to the present invention includes a power switch that turns on when a recording medium is inserted into the recording medium insertion slot and supplies power to the information recording/reproducing device, and a power switch that turns on when the recording medium is inserted into the recording medium insertion slot, and when the recording medium is not installed in the specified position. a first reset signal generating means that generates a reset signal and stops generating the reset signal when it detects that the recording medium is installed in a predetermined position; and a first reset signal generating means that generates the reset signal by detecting fluctuations in the power supply while the power switch is on. a second reset signal generation means for generating a reset signal, an operation mode control circuit that enters a reset state in response to each reset signal, and a release control circuit that generates a release command signal when generation of a reset signal is detected after a predetermined period of time has elapsed from the time when the power switch is turned on. The present invention includes a command signal generating means and a loading/holding mechanism that holds the recording medium inserted into the recording medium insertion slot at a predetermined position and releases the loading operation of the recording medium to the predetermined position in response to a release command signal. It is a feature.

以下、本考案を図面を用いて説明する。 The present invention will be explained below with reference to the drawings.

図は本考案をテープデツキに適用した場合の実
施例の回路図であり、カセツトハーフ(図示せ
ず)の装填動作に応動して閉成し装置電源+Bを
オンとするパワースイツチS1が設けられており、
これは例えばカセツトハーフ挿入口近傍に配設さ
れる。ソレノイド1はカセツトハーフを装填状態
に保持するためのものであり、その励磁回路とし
てトランジスタQ1及び抵抗R1,R2より成る回路
が設けられている。尚、ダイオードD1は逆起電
力吸収用のいわゆるスパークアブゾーバである。
The figure is a circuit diagram of an embodiment in which the present invention is applied to a tape deck, in which a power switch S1 is provided which closes and turns on the device power supply +B in response to the loading operation of a cassette half (not shown). and
This is arranged, for example, near the cassette half insertion opening. The solenoid 1 is for holding the cassette half in a loaded state, and is provided with a circuit consisting of a transistor Q 1 and resistors R 1 and R 2 as its excitation circuit. Note that the diode D1 is a so-called spark absorber for absorbing back electromotive force.

装着電源+Bはコンバータ2及び3により夫々
例えば10V及び5Vに降圧されて、この5V出力が
システムコントローラ4の回路電源+VDDとし
て用いられる。このシステムコントローラ4は装
置の機械系を、動作モード指令信号に応答して各
モードに設定制御するための制御回路であり、純
電子的構成とされている。この回路4のリセツト
入力AにはコンデンサC2と抵抗R3とから成る時
定数回路の出力が印加されており、この端子Aは
抵抗R4を介してカセツトハーフ位置検出スイツ
チS2に接続されている。このスイツチS2はカセツ
トハーフが所定位置に正常に装着されたことを検
出してオフとなるもので、常時はオン状態にあつ
て端子Aをアースレベルにクランプしている。
The installed power supply +B is stepped down to, for example, 10V and 5V by converters 2 and 3, respectively, and this 5V output is used as the circuit power supply +VDD of the system controller 4. This system controller 4 is a control circuit for setting and controlling the mechanical system of the apparatus into each mode in response to an operation mode command signal, and has a purely electronic configuration. The output of a time constant circuit consisting of a capacitor C2 and a resistor R3 is applied to the reset input A of this circuit 4 , and this terminal A is connected to the cassette half position detection switch S2 via a resistor R4. ing. This switch S2 is turned off when it detects that the cassette half is properly installed in a predetermined position, and is normally in the on state, clamping the terminal A to the ground level.

この端子Aのレベルを検出してカセツトハーフ
が正常位置に装置されたことを判別するために、
トランジスタQ2,Q3、抵抗R6〜R8及びコンデン
サC1と抵抗R5とよりなる時定数回路が設けられ
ている。すなわち、端子Aの電圧がダイオード
D2を介してNPNトランジスタQ2のエミツタに入
力されており、このトランジスタQ2のベースに
は時定数回路の出力が印加されている。このトラ
ンジスタQ2のコレクタ出力が抵抗R6を介して
PNPトランジスタQ3のベース入力となつている。
抵抗R7はトランジスタQ3のベース・エミツタ間
バイアス低抗である。トランジスタQ3のコレク
タ出力は抵抗R8により導出されており、ダイオ
ードD3及び抵抗R9を介して、NPNトランジスタ
Q4のベース制御信号となる。このトランジスタ
Q4のエミツタは位置検出スイツチS2を介してア
ースされており、そのコレクタ出力がソレノイド
駆動トランジスタQ1のベース駆動信号となつて
いる。
In order to detect the level of this terminal A and determine that the cassette half is installed in the normal position,
A time constant circuit including transistors Q 2 and Q 3 , resistors R 6 to R 8 , and a capacitor C 1 and a resistor R 5 is provided. In other words, the voltage at terminal A is
It is input to the emitter of NPN transistor Q 2 via D 2 , and the output of the time constant circuit is applied to the base of this transistor Q 2 . The collector output of this transistor Q 2 is connected through resistor R 6
This is the base input of PNP transistor Q3 .
Resistor R7 is a base-emitter bias resistor for transistor Q3 . The collector output of transistor Q 3 is derived by resistor R 8 and is connected to the NPN transistor via diode D 3 and resistor R 9 .
This becomes the base control signal for Q4 . this transistor
The emitter of Q4 is grounded via the position detection switch S2 , and its collector output serves as the base drive signal for the solenoid drive transistor Q1 .

スイツチS3はカセツトハーフイジエクトスイツ
チであり、PNPトランジスタQ5のベースバイア
スス抵抗R10,R11の直列接続回路をアースする
ように設けられている。トランジスタQ5のコレ
クタ出力はトランジスタQ4のベース入力となる
と共に抵抗R12を介してNPNトランジスタQ6
ベース入力となつている。尚、抵抗R13はトラン
ジスタQ6のベースバイアス用である。このトラ
ンジスタQ6のコレクタ抵抗R14にる出力がシステ
ムコントローラ4のイジエクト入力となつてお
り、このイジエコト入力が低レベルになるとシス
テムコントローラ4はこれを検出してイジエクト
出力へ低レベルの指令信号を出力する。このイジ
エクト出力をソレノイド駆動トランジスタQ1
ベースへ伝達すべくNPN型のスイツチトランジ
スタQ7が設けられており、このベースは抵抗R15
及びスイツチS2を介して接地されている。
The switch S3 is a cassette half-displacement switch, and is provided to ground the series connection circuit of the base bias resistors R10 and R11 of the PNP transistor Q5 . The collector output of the transistor Q5 serves as the base input of the transistor Q4 , and also serves as the base input of the NPN transistor Q6 via the resistor R12 . Note that the resistor R13 is for base bias of the transistor Q6 . The output from the collector resistor R14 of this transistor Q6 is the eject input of the system controller 4, and when this eject input becomes low level, the system controller 4 detects this and sends a low level command signal to the eject output. Output. An NPN type switch transistor Q7 is provided to transmit this eject output to the base of the solenoid drive transistor Q1 , and this base is connected to a resistor R15.
and is grounded via switch S2 .

更に、電源変動すなわちコンバータ2の10V出
力の変化を検出すべく、トランジスタQ8,Q9
び抵抗R16〜R19よりなるシユミツトトリガ回路
が設けられており、トランジスタQ8のコレクタ
出力がシステムコントローラ4のリセツト入力A
となつている。
Furthermore, a Schmitt trigger circuit consisting of transistors Q 8 and Q 9 and resistors R 16 to R 19 is provided to detect power supply fluctuations, that is, changes in the 10V output of the converter 2, and the collector output of the transistor Q 8 is connected to the system controller 4. Reset input A
It is becoming.

かかる構成において、カセツトハーフが挿入さ
れるとパワースイツチS1がオンとなつて電源+B
が供給される。そして、カセツトハーフが正常位
置に装着されるとスイツチS2がオンからオフへ切
換わる。従つて、システムコントローラ4のリセ
ツト入力Aは低レベルから徐々に高レベルとな
り、リセツト解除されて活性化される。またリセ
ツト入力Aが高レベルになれば、トランジスタ
Q2のエミツタはダイオードD2の作用によりフロ
ーテイングとなるから、このトランジスタQ2
オフであり、よつてトランジスタQ3もオフにあ
る。またトランジスタQ4のエミツタは高レベル
であるからオフである。そしてトランジスタQ7
のベースは高レベルにあつてオンであるが、シス
テムコントローラ4のイジエクト出力は高レベル
に制御されているものとすれば、トランジスタ
Q7もオフである。よつて、ソレノイド駆動トラ
ンジスタQ1のベースは抵抗R1,R2の分圧電圧に
より決定されるから、この時オンとなるよう設定
しておけば、ソレノイド1はカセツトハーフ正常
装着によりオンとなてカセツトハーフの装填は保
持される。
In such a configuration, when the cassette half is inserted, the power switch S1 is turned on and the power supply +B is turned on.
is supplied. Then, when the cassette half is installed in the normal position, switch S2 is switched from on to off. Therefore, the reset input A of the system controller 4 gradually rises from a low level to a high level, and is reset and activated. Also, if reset input A goes high, the transistor
Since the emitter of Q 2 is floating due to the action of diode D 2 , this transistor Q 2 is off, and therefore transistor Q 3 is also off. Also, the emitter of transistor Q4 is at a high level, so it is off. and transistor Q 7
Assuming that the base of the transistor is at a high level and is on, but the eject output of the system controller 4 is controlled to a high level, the transistor
Q 7 is also off. Therefore, since the base of the solenoid drive transistor Q1 is determined by the divided voltage of the resistors R1 and R2 , if it is set to be turned on at this time, the solenoid 1 will be turned on when the cassette half is properly installed. The cassette halves remain loaded.

仮にカセツトハーフが正常装着されていない場
合には、スイツチS2がオフとならないために、シ
ステムコントローラ4のリセツト端子Aは低レベ
ルのまゝでリセツト状態にあり、何等作動しな
い。またトランジスタQ2のエミツタは低レベル
にクランプされたまゝであるから、コンデンサ
C1の充電開始より所定時間後にこのトランジス
タQ2はオンとなつて、トランジスタQ3をオンに
制御する。よつて、トランジスタQ3の高レベル
のコレクタ出力がトランジスタQ4のベースに印
加されてこれをオンとする。従つて、トランジス
タQ4のコレクタが低レベルとなり、これが解除
指令信号としてトランジスタQ1のベースに供給
され、トランジスタQ1のベースを低レベルとし
てトランジスタQ1をオフとするから、ソレノイ
ド1は非活性化されてカセツトハーフのイジエク
トがなされる。
If the cassette half is not properly installed, the switch S2 will not turn off, so the reset terminal A of the system controller 4 will remain at a low level in the reset state and will not operate in any way. Also, since the emitter of transistor Q2 remains clamped to a low level, the capacitor
A predetermined time after the start of charging C1 , this transistor Q2 is turned on and controls the transistor Q3 to be turned on. Thus, the high level collector output of transistor Q3 is applied to the base of transistor Q4 , turning it on. Therefore, the collector of transistor Q 4 becomes low level, which is supplied as a release command signal to the base of transistor Q 1, which sets the base of transistor Q 1 to low level and turns off transistor Q 1 , so that solenoid 1 is deactivated. The cassette half is then ejected.

イジエクトスイツチS3を押圧操作すれば、トラ
ンジスタQ5がオンとなり、トランジスタQ6がオ
ンする。よつて、システムコントローラ4のイジ
エクト入力が低レベルに還移して、イジエクト指
令を発生するよう動作する。このイジエクト指令
は回路4のイジエクト出力を低レベルとして、オ
ントランジスタQ7を介してこの低レベル出力が
トランジスタQ1のベースに印加される。よつて、
トランジスタQ1がオフとなつてソレノイド1が
非活性化されることにより、カセツトハーフのイ
ジエクトが可能である。
When the ejection switch S3 is pressed, the transistor Q5 is turned on, and the transistor Q6 is turned on. Therefore, the eject input of the system controller 4 returns to a low level and operates to generate an eject command. This eject command sets the eject output of the circuit 4 to a low level, and this low level output is applied to the base of the transistor Q1 via the on-transistor Q7 . Then,
With transistor Q1 turned off and solenoid 1 deactivated, the cassette half can be ejected.

次に電源変動を考えると、電源が正常値より低
下してトランジスタQ8,Q9より成るシユミツト
回路の閾値に達すると、トランジスタQ8,Q9
オンとなつて、システムコントローラ4のリセツ
ト入力Aを低レベルに強制的に引き込むから、電
子回路は誤動作する以前にリセツトされて初期状
態に復帰する。それと同時に、トランジスタQ2
及びQ3が共にオンするから、トランジスタQ3
高レベルコレクタ出力がトランジスタQ4のベー
スへ印加される。トランジスタQ4のエミツタは
トランジスタQ8により低レベルにあるために、
トランジスタQ4はオンとなつて、ソレノイド駆
動トランジスタQ1をオフし、カセツトハーフを
強制的にリセツトするようにし、カセツトハーフ
装填保持機構が解除されることになる。
Next, considering power supply fluctuations, when the power supply drops below the normal value and reaches the threshold of the Schmitt circuit consisting of transistors Q 8 and Q 9 , transistors Q 8 and Q 9 turn on, and the reset input of the system controller 4 is activated. Since A is forced to a low level, the electronic circuit is reset and returns to its initial state before it malfunctions. At the same time, transistor Q 2
and Q3 are both turned on, so the high level collector output of transistor Q3 is applied to the base of transistor Q4 . Since the emitter of transistor Q 4 is at a lower level than transistor Q 8 ,
Transistor Q4 turns on, turning off solenoid drive transistor Q1 , forcing the cassette half to reset and disengaging the cassette half load and hold mechanism.

こうすることにより、電源変動により瞬時に電
子回路がリセツトされ、しかる後にカセツトハー
フ装填保持機構部がリセツトされ解除されるの
で、電子回路も機械系も確実にリセツト可能とな
り、誤動作防止が確実となる。尚、温度や回転系
異常を検出してイジエクトを行うべくこれら異常
信号がダイオードD4,D5を介してトランジスタ
Q4のベースへ印加されている。
By doing this, the electronic circuit is instantaneously reset due to power fluctuations, and then the cassette half loading and holding mechanism section is reset and released, so both the electronic circuit and the mechanical system can be reliably reset, and malfunctions can be prevented. . In addition, in order to detect temperature and rotation system abnormalities and perform evacuation, these abnormal signals are sent to the transistors via diodes D4 and D5 .
Applied to the base of Q 4 .

上記例においては電源の低下を検出するように
したが、低下のみならず上昇をも検出するような
場合には、例えばコンバータ2の出力をウインド
コンパレータにより検知するようにし、ウインド
コンパレータの上下基準レベル範囲外になつたと
きに低レベルの出力を発生するよう構成すればよ
いものである。
In the above example, a drop in the power supply was detected, but in the case of detecting not only a drop but also a rise in the power supply, for example, the output of converter 2 may be detected by a window comparator, and the upper and lower reference levels of the window comparator may be detected. It is sufficient if the configuration is such that a low level output is generated when the range is exceeded.

また、電子回路4のリセツトのみでは初期状態
に復帰し得ない機構部や、更には電子回路のリセ
ツトのタイミングによつては初期状態に復帰しえ
ない場合が生じる如き機構部等をも強制的に初期
状態に復帰せしめるような構成を採ればより一層
の効果が期待できる。
In addition, mechanical parts that cannot be returned to the initial state only by resetting the electronic circuit 4, or even mechanical parts that may not be able to return to the initial state depending on the timing of resetting the electronic circuit, can be forcibly removed. Further effects can be expected if a configuration is adopted that allows the device to return to its initial state.

このように本考案によれば、電源変動を検出し
て瞬時に電子回路4をリセツトし、次いで必要な
機構部を初期状態に確実にリセツトするものであ
るから、誤動作がなくなる。特に、ユーザがカセ
ツトを目視により確認することができないような
カーステレオ等のカセツトデツキではより確実な
イジエクト動作が必要であるために、より効果的
となる。
As described above, according to the present invention, the electronic circuit 4 is instantaneously reset upon detecting power fluctuations, and then the necessary mechanical parts are reliably reset to the initial state, thereby eliminating malfunctions. This is particularly effective for cassette decks such as car stereos where the user cannot visually confirm the cassette, since a more reliable ejecting operation is required.

【図面の簡単な説明】[Brief explanation of the drawing]

図は本考案の実施例回路図である。 主要部分の符号の説明、1……カセツトハーフ
装填保持用ソレノイド、4……システムコントロ
ーラ、Q8,Q9……電源変動検出トランジスタ。
The figure is a circuit diagram of an embodiment of the present invention. Explanation of the symbols of the main parts: 1...Solenoid for holding the cassette half loaded, 4...System controller, Q8 , Q9 ...Power fluctuation detection transistor.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 記録媒体装着挿入口への記録媒体の挿入に応じ
てオンとなり電源を情報記録再生装置に投入する
電源スイツチと、記録媒体が所定位置へ着填され
ていないときリセツト信号を発生し記録媒体の前
記所定位置への装着を検出したとき前記リセツト
信号の発生を停止する第1リセツト信号発生手段
と、前記電源スイツチのオンの期間に前記電源の
変動を検出してリセツト信号を発生する第2リセ
ツト信号発生手段と、前記各リセツト信号に応じ
てリセツト状態になる動作モード制御回路と、前
記電源スイツチのオン時点から所定時間経過後に
前記リセツト信号の発生を検出したとき解除指令
信号を発生する解除指令信号発生手段と、前記記
録媒体装着挿入口に挿入された記録媒体を前記所
定位置に保持し前記解除指令信号に応じて記録媒
体の前記所定位置への装填動作を解除する装填保
持機構とを備えたことを特徴とする情報記録再生
装置の電源変動誤動作防止回路。
A power switch turns on when a recording medium is inserted into the recording medium insertion slot and supplies power to the information recording/reproducing device, and a power switch generates a reset signal when the recording medium is not inserted into the predetermined position and resets the recording medium. a first reset signal generating means that stops generating the reset signal when the device is detected to be attached to a predetermined position; and a second reset signal that generates the reset signal by detecting fluctuations in the power source while the power switch is on. generating means; an operation mode control circuit that enters a reset state in response to each of the reset signals; and a release command signal that generates a release command signal when generation of the reset signal is detected after a predetermined period of time has elapsed since the power switch was turned on. and a loading holding mechanism that holds the recording medium inserted into the recording medium insertion slot at the predetermined position and releases the loading operation of the recording medium to the predetermined position in response to the release command signal. A power supply fluctuation malfunction prevention circuit for an information recording/reproducing device, characterized in that:
JP1981059337U 1981-04-24 1981-04-24 Expired JPH0240586Y2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1981059337U JPH0240586Y2 (en) 1981-04-24 1981-04-24

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1981059337U JPH0240586Y2 (en) 1981-04-24 1981-04-24

Publications (2)

Publication Number Publication Date
JPS57173115U JPS57173115U (en) 1982-11-01
JPH0240586Y2 true JPH0240586Y2 (en) 1990-10-30

Family

ID=29855695

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1981059337U Expired JPH0240586Y2 (en) 1981-04-24 1981-04-24

Country Status (1)

Country Link
JP (1) JPH0240586Y2 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5119850U (en) * 1974-07-31 1976-02-13
JPS5296514A (en) * 1976-02-10 1977-08-13 Toshiba Corp Magnetic recording and reproducing apparatus
JPS541003A (en) * 1977-06-06 1979-01-06 Toshiba Corp Voltage drop detecting circuit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5752736Y2 (en) * 1974-01-25 1982-11-16

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5119850U (en) * 1974-07-31 1976-02-13
JPS5296514A (en) * 1976-02-10 1977-08-13 Toshiba Corp Magnetic recording and reproducing apparatus
JPS541003A (en) * 1977-06-06 1979-01-06 Toshiba Corp Voltage drop detecting circuit

Also Published As

Publication number Publication date
JPS57173115U (en) 1982-11-01

Similar Documents

Publication Publication Date Title
US3893177A (en) Automatic program finder system for tape decks
JPH0240586Y2 (en)
US4115821A (en) Nonrecorded section detection in a tape recorder apparatus
JPS60125195A (en) Drive control circuit for motor
US5016122A (en) Coil switching device
JPH051011Y2 (en)
KR930000394Y1 (en) Auto ejecting circuit at power off
US5659524A (en) Apparatus for controlling tape-ejection in an automobile-installed video cassette recorder
JPH0134409B2 (en)
JP2702768B2 (en) Microcomputer reset circuit
KR910005139Y1 (en) Cassette tape selection system
KR870002314Y1 (en) Non-signal record blank formation circuit
JP2002367270A (en) Reset circuit in car audio device
JPH0728593Y2 (en) Control circuit
JPS5914914Y2 (en) No-signal portion detection device for tape recorder
KR900010117Y1 (en) Tape recording detection ejecting circuit for vcr
US4370549A (en) Electronic counter circuit for tape recorder
JPH0610410Y2 (en) Power off detection circuit
JPH0450570Y2 (en)
KR820002166Y1 (en) Recording and/or reproducing apparatus
JPH051012Y2 (en)
JPH0316111Y2 (en)
JPS596005Y2 (en) Muting when power is on/off
JP2598870Y2 (en) Magnetic recording / reproducing device
KR900004186Y1 (en) Power switching circuit of vcr