JPH0236563A - Semiconductor integrated circuit device - Google Patents
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- JPH0236563A JPH0236563A JP63185648A JP18564888A JPH0236563A JP H0236563 A JPH0236563 A JP H0236563A JP 63185648 A JP63185648 A JP 63185648A JP 18564888 A JP18564888 A JP 18564888A JP H0236563 A JPH0236563 A JP H0236563A
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Landscapes
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- Dram (AREA)
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、メモリセ
ルアレーを有する半導体集積回路装置に適用して有効な
技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and particularly to a technique that is effective when applied to a semiconductor integrated circuit device having a memory cell array.
従来、二層のアルミニウム配線を用いたダイナミックＲ
Ａ Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）及びスタチックＲＡＭにおける電源配線は、メモリ
セルアレーの外周に沿ってのみ設けられ、メモリセルア
レーの領域にはそれぞれ一層目及び二層目のアルミニウ
ム配線から成るデータ線及びワード線補強用配線が設げ
られているだけである（ｆａｌｌえば、特開昭５８−１
９９５５７号公報）。Conventionally, dynamic R using two-layer aluminum wiring
A M (Random Access Memory
) and static RAM, power supply wiring is provided only along the outer periphery of the memory cell array, and data line and word line reinforcing wiring consisting of first and second layer aluminum wiring are provided in the memory cell array area, respectively. (If you fall, Japanese Patent Application Laid-Open No. 58-1
99557).
本発明者の検討によれば、前記技術は次のような問題を
有する。丁なわち、高集積化によるメモリセルアレーの
増大に伴い前記電源配線は長くなるため配線抵抗は増大
する。配線抵抗を低減するためにはこの電源配線の幅を
大きくする必要がある。このことは、チップサイズを太
きくしなければならないことを意味する。ところが、用
−・るパッケージの大きさにより特にチップ短辺り長さ
が制限されるので、メモリセルアレーの増大に伴い電源
配線の幅は減少する傾向にある。従っ工、これが電源イ
ンピーダンスの増大を招き、回路動作マージンの低下や
動作速度の低下を生じてしまうと（・う問題があった。According to the inventor's study, the above technology has the following problems. In other words, as the number of memory cell arrays increases due to higher integration, the power supply wiring becomes longer and the wiring resistance increases. In order to reduce wiring resistance, it is necessary to increase the width of this power supply wiring. This means that the chip size must be increased. However, the width of the power supply wiring tends to decrease as the memory cell array increases, because the length of the short side of the chip is particularly limited depending on the size of the package used. However, this leads to an increase in power source impedance, resulting in a reduction in circuit operation margin and operation speed.
本発明の目的は、チップサイズを増大させることなく電
源インピーダンスの低減を図ることができる技術を提供
することにある。An object of the present invention is to provide a technique that can reduce power supply impedance without increasing chip size.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願にお（・て開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。A brief summary of typical inventions disclosed in this application is as follows.
すなわち、メモリセルアレーの上に電源配線が設けられ
ている。That is, power supply wiring is provided above the memory cell array.
上記した手段によれば、電源配線はメモリセルアレーの
上に設けられているので、チップサイズを増大させるこ
となく電源配線を強化することができる。従って、チッ
プサイズを増大させることなく電源インピーダンスの低
減を図ることができる。According to the above-described means, since the power supply wiring is provided above the memory cell array, the power supply wiring can be strengthened without increasing the chip size. Therefore, the power supply impedance can be reduced without increasing the chip size.
以下、本発明の一実施例を図面な用いて具体的に説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be specifically described below with reference to the drawings.
なお、実施例を説明するための全図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。In addition, in all the figures for explaining the embodiment, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
第１図は、本発明の一実施例によるスタチックＲＡＭの
全体構成を示す平面図であり、第２図は第１図に示すス
タチックＲＡＭの要部を拡大して示す平面図である。な
お、このスタチックＲＡＭは例えばバイポーラ−ＣＭＯ
８ＬＳＩによるスタチックＲＡＭである。FIG. 1 is a plan view showing the overall configuration of a static RAM according to an embodiment of the present invention, and FIG. 2 is a plan view showing an enlarged main part of the static RAM shown in FIG. 1. Note that this static RAM is, for example, bipolar-CMO.
This is a static RAM based on 8LSI.
第１図及び第２図に示すように、本実施例によるスタチ
ックＲＡ Ｍ においては、例えば長方形状のｐ型シリ
コンチップのような半導体チップ１に、例えば４個のメ
モリセルアレーＭ−ＡＲＹ％Ｘデコーダ（ロウアドレス
デコーダ）ＸＤＣＲ，Ｙデコーダ（カラムアドレスデコ
ーダ）ＹＤＣＲ，センスアンプＳＡ、周辺回路ＰＣ、パ
ッド２等が設けられている。符号３ａ、３ｂは、それぞ
れ例えばＯｖを供給する第１電源配線ｖＣＣｓ及び例え
ば−５，２Ｖを供給する第２電源配線ＶＥＩＣであって
、このうち電源配線３ａは例えば−層目のアルミニウム
膜により構成され、電源配線３ｂは例えば二層目のアル
ミニウム膜により構成されている。これらの電源配線３
ａ、３ｂの幅は、例えば約７０μｍである。また、符号
４ａ、４ｂは、それぞれ前記周辺回路ＰＣのためＶＣＣ
供給用の第１電源配綜及びＶｉａ：供給用の第２電源配
線であって、これらはいずれも例えば二層目のアルミニ
ウム膜により構成されて（・る。この電源配線４ａはコ
ンタクトホールＣ１を通じて前記電源配線３ａに接続さ
れ、また、電源配線４ｂは前記電源配線３ｂに直接接続
されている。As shown in FIGS. 1 and 2, in the static RAM according to this embodiment, a semiconductor chip 1 such as a rectangular p-type silicon chip has, for example, four memory cell arrays M-ARY% A decoder (row address decoder) XDCR, a Y decoder (column address decoder) YDCR, a sense amplifier SA, a peripheral circuit PC, a pad 2, etc. are provided. Reference numerals 3a and 3b denote a first power supply wiring vCCs that supplies, for example, Ov, and a second power supply wiring VEIC that supplies, for example, -5, 2V, of which the power supply wiring 3a is made of, for example, a -th layer aluminum film. The power supply wiring 3b is made of, for example, a second layer of aluminum film. These power supply wiring 3
The widths of a and 3b are, for example, about 70 μm. Further, numerals 4a and 4b respectively indicate VCC for the peripheral circuit PC.
First power supply wiring and Via: Second power supply wiring for supply, both of which are made of, for example, a second layer of aluminum film. It is connected to the power supply wiring 3a, and the power supply wiring 4b is directly connected to the power supply wiring 3b.
本実施例においては、メモリセルアレーＭ−ＡＲＹＯ上
に、半導体チップ１の長辺に平行な方向に延びる電源配
線５ ａ ＊ ５ ｂ及び後述のワード線ＷＬの補強用
配線６が設けられている。これらの電源配線５ａ、５ｂ
及び補強用配線６は、いずれも例えば二層目のアルミニ
ウム膜により構成されている。この場合、ワード線の補
強用配置！ｉＩ６は。In this embodiment, on the memory cell array M-ARYO, power supply wirings 5a*5b extending in a direction parallel to the long sides of the semiconductor chip 1 and reinforcing wirings 6 for word lines WL, which will be described later, are provided. . These power supply wiring 5a, 5b
Both of the reinforcing wiring 6 and the reinforcing wiring 6 are made of, for example, a second layer of aluminum film. In this case, the reinforcement placement of the word line! iI6 is.
周辺回路ＰＣに接続され前記電源配線５ａはコンタクト
ホールＣ８を通じて前記電源配線３ａに接続され、また
、電源配線５ｂは前記電源配線３ｂに直接接続されてい
る。これらの電源配！！１５ａ１５ｂの本数及び幅は、
これらの電源配線５ ａ 、 ５ｂと前記電源配線３ａ
、３ｂとの全体を例えば１００ｍＡの電流が流れた時の
電位降下が例えば１００ｍＶ以下（配線抵抗が１Ω以下
に対応する）となるように選ばれる。この条件を満足す
るためには、これらの電源配線５ａ、５ｂと前記電源配
置３ａ＃３ｂとのそれぞれの電源配線の幅の和（全体の
幅）を例えば３００μｍ以上とすればよい。この場合に
は、電源配線５ａ、５ｂを半導体チップ１の長辺方向の
２個のメモリセルアレーＭ−ＡＲＹＫついて例えば１６
本ずつ９例えば半導体チップ１の短辺方向に配列されて
いるメモリセル８個に１本の割合で設けるとともに、電
源配線５ａ、５ｂの幅をそれぞれ例えば１５μｍ及び７
μｍとすることができる。The power line 5a connected to the peripheral circuit PC is connected to the power line 3a through a contact hole C8, and the power line 5b is directly connected to the power line 3b. These power distributions! ! The number and width of 15a15b are
These power supply wirings 5a, 5b and the power supply wiring 3a
, 3b are selected so that the potential drop when a current of 100 mA flows through them is, for example, 100 mV or less (corresponding to a wiring resistance of 1Ω or less). In order to satisfy this condition, the sum of the widths (total width) of the power supply wirings of these power supply wirings 5a, 5b and the power supply arrangement 3a#3b may be, for example, 300 μm or more. In this case, the power supply wirings 5a and 5b are connected to the two memory cell arrays M-ARYK in the long side direction of the semiconductor chip 1, for example.
For example, one wire is provided for every eight memory cells arranged in the short side direction of the semiconductor chip 1, and the widths of the power supply wires 5a and 5b are set to, for example, 15 μm and 7 μm, respectively.
It can be μm.
このように前記電源配線３ａ、３ｂに加えて電源配線５
ａ、５ｂが設けられているので、全体としての電源配線
を強化することができる。これによって、全体とじ【の
電源配線の抵抗を例えば従来の１／３〜１７４程度に減
少させることができるので、電源インピーダンスの著し
い低減を図ることができる。しかも、前記電源配線５ａ
、５ｂはメモリセルアレーＭ−ＡＲＹの上に設けられて
いるので、チップサイズを増大させることはない。In this way, in addition to the power supply wirings 3a and 3b, the power supply wiring 5
Since the wires a and 5b are provided, the power supply wiring as a whole can be strengthened. As a result, the resistance of the entire power supply wiring can be reduced to, for example, about 1/3 to 174 times that of the conventional power supply wiring, so that the power supply impedance can be significantly reduced. Moreover, the power supply wiring 5a
, 5b are provided on the memory cell array M-ARY, so the chip size does not increase.
すなわち、チップサイズを増大させることな（電源イン
ピーダンスの著しい低減を図ることができる。また、全
体としての電源配線の配線抵抗による電源電位の降下な
上述のように例えば１００ｍＶ以下に抑えることができ
るので１回路の動作マージンの向上を図ることができる
。同様に、交流（ＡＣ）的な電位降下も小さくすること
ができるので、動作速度の向上を図ることができる。さ
らに、全体の電源配線の幅を従来の、メモリセルアレー
に沿ってのみ設けられる電源配線と比較して広くするこ
とができるので、電源間の容量が増加し、これによって
回路の切換時のノイズの低減を図ることができる。In other words, it is possible to significantly reduce the power supply impedance without increasing the chip size.Also, the drop in power supply potential due to the wiring resistance of the power supply wiring as a whole can be suppressed to, for example, 100 mV or less, as mentioned above. The operating margin of one circuit can be improved. Similarly, the alternating current (AC) potential drop can be reduced, so the operating speed can be improved. Furthermore, the width of the entire power supply wiring can be improved. Since the power supply wiring can be made wider compared to the conventional power supply wiring provided only along the memory cell array, the capacitance between the power supplies increases, thereby reducing noise during circuit switching.
第３因は、第１図に示すスタチックＲＡＭの高抵抗負荷
型メモリセルの等価回路を示す回路図である。Ｉ！３図
に示すようにＳＲＡＭのメモリセルは、一対の相補デー
タ線ＤＬ、ＤＬとワード線ＷＬとの交差部に設けられて
いる。The third factor is a circuit diagram showing an equivalent circuit of the high resistance load type memory cell of the static RAM shown in FIG. I! As shown in FIG. 3, the SRAM memory cell is provided at the intersection of a pair of complementary data lines DL, DL and a word line WL.
メモリセルは、フリップフロップ回路と、その一対の入
出力端子とデータ線ＤＬとの間に接続された転送用ＭＩ
ＳＦＥＴＱＩ 、Ｑｔとで構成されている。ＭＩＳＦ
ＥＴＱ＋ 、Ｑｔのゲートにはワード線ＷＬが結合さ
れる。フリップフロップ回路は高抵抗負荷素子Ｒ１及び
駆動用ＭＩＳＦＥＴＱ。The memory cell includes a flip-flop circuit, a transfer MI connected between its pair of input/output terminals, and a data line DL.
It is composed of SFETQI and Qt. MISF
A word line WL is coupled to the gates of ETQ+ and Qt. The flip-flop circuit includes a high resistance load element R1 and a driving MISFETQ.
で構成されているインバータ回路と、高抵抗負荷素子Ｒ
ｔ及び駆動用ＭＩＳＦＥＴＱ４で構成されているインバ
ータ回路とからなる。一方のインバータ回路の入力端子
及び出力端子は、互いに他方のインバータ回路の出力端
子及び入力端子に結合されている。高抵抗負荷素子Ｒは
一端部が電源電圧ｖｃｃに接続され、他端部が駆動用Ｍ
ＩＳＦＥＴのドレイン領域に接続されている。駆動用Ｍ
ＩＳＦＥＴのソース領域は接地電位ｖｇＥに接続されて
いる。An inverter circuit consisting of an inverter circuit and a high resistance load element R
t and an inverter circuit made up of a driving MISFET Q4. The input terminal and output terminal of one inverter circuit are coupled to the output terminal and input terminal of the other inverter circuit. One end of the high resistance load element R is connected to the power supply voltage vcc, and the other end is connected to the driving M
Connected to the drain region of the ISFET. Drive M
The source region of the ISFET is connected to ground potential vgE.
第１図に示すスタチックＲＡＭのメモリセルアレーの要
部を拡大した平面図を第４図に示す。FIG. 4 shows an enlarged plan view of a main part of the memory cell array of the static RAM shown in FIG. 1. As shown in FIG.
第４図に示すように、本実施例によるスタチックＲＡＭ
においては、単結晶シリコンからなるｐ型の半導体基板
１０表面に例えばＳｉｎ、膜のようなフィールド絶縁膜
７が設けられ、これによってＭＩＳＦＥＴ等の素子間を
分離している。このフィールド絶縁膜７で囲まれた活性
領域の表面には例えばＳｉｎ、膜のようなゲート絶縁膜
（図示せず）が設けられている。この絶縁膜及び前記フ
ィールド絶縁膜７の上には、例えば−層目の多結晶シリ
コン膜から成るＭＩＳＦＥＴＱｓ 、・Ｑ、のゲート
電極Ｇ、、Ｇ、及びワード線ＷＬが設けられている。こ
れらのゲート電極Ｇ、、Ｇ、の一端は、それぞれゲート
絶縁膜に形成されたコンタクトホールＣ，，Ｃ，を通じ
て後述のｎチャネルＭＩＳＦＥ Ｔ Ｑｌ 、Ｑｔの
ソース領域８に直接接続されている。これによって、メ
モリセルのフリップフロップ回路の交差結合を実現して
いる。なお、これらのゲート電極Ｇ、、Ｇ、及びワード
線ＷＬは単層の高融点金属膜又は高融点金属シリサイド
膜、或いは、多結晶シリコン膜上に高融点金属シリサイ
ド膜を設けたポリサイド膜等により構成してもよい。As shown in FIG. 4, the static RAM according to this embodiment
In this, a field insulating film 7 such as a Si film is provided on the surface of a p-type semiconductor substrate 10 made of single crystal silicon, thereby isolating elements such as MISFETs. A gate insulating film (not shown), such as a Si film, is provided on the surface of the active region surrounded by the field insulating film 7. On this insulating film and the field insulating film 7, gate electrodes G and word lines WL of MISFETs Qs, .Q, made of, for example, a -th layer polycrystalline silicon film are provided. One ends of these gate electrodes G, , G are directly connected to source regions 8 of n-channel MISFEs T Ql and Qt, which will be described later, through contact holes C, , C, formed in the gate insulating film, respectively. This realizes cross-coupling of the flip-flop circuits of the memory cells. Note that these gate electrodes G, G, and word line WL are made of a single layer of a high melting point metal film or a high melting point metal silicide film, or a polycide film in which a high melting point metal silicide film is provided on a polycrystalline silicon film. may be configured.
前記半導体基板１中には、前記ゲート電極Ｇ１゜Ｇ、及
びワード線ＷＬに対して自己整合的に例えばｎ十型のソ
ース領域８及びドレイン領域９が設けられている。これ
らのワード線ＷＬ、ソース領域８及びドレイン領域９に
より、ｎチャネルＭＩＳＦＥＴＱ＋ −Ｑｔが構成さ
れている。また、前記ゲー）［極Ｇ８、ソース領域８及
びドレイン領域９によりｎチャネルＭＩＳＦＥＴＱｓが
、前記ゲート電極Ｇｔ１ソース領域８及びドレイン領域
９によりｎチャネルＭＩ ５ＦＥＴＱ４が構成されて（
・る。In the semiconductor substrate 1, a source region 8 and a drain region 9 of, for example, an n+ type are provided in self-alignment with the gate electrode G1°G and the word line WL. These word lines WL, source region 8, and drain region 9 constitute an n-channel MISFETQ+-Qt. In addition, the gate electrode Gt1, the source region 8, and the drain region 9 constitute an n-channel MISFETQs, and the gate electrode Gt1, the source region 8, and the drain region 9 constitute an n-channel MI5FETQ4 (
・Ru.
ＭＩ ５ＦＥＴＱ＋ 、Ｑｔ 、Ｑｓ 、Ｑｌを
覆うように、半導体基板１上全面に、例えばシリコン酸
化膜及び例えばＰＳＧ膜からなる層間絶縁膜（図示省略
）が設けられて（・る。前記層間絶縁膜上に、高抵抗負
荷素子Ｒ＋、Ｒｔ及び電源電圧用配線１０が、例えば二
層目の多結晶シリコン膜により形成される。高抵抗負荷
素子Ｒは前記層間絶縁膜に形成された接続孔（図示せず
）を通して、所定のゲート電極及び半導体領域に接続さ
れて（・る。An interlayer insulating film (not shown) made of, for example, a silicon oxide film and a PSG film, for example, is provided on the entire surface of the semiconductor substrate 1 so as to cover the MI 5FETQ+, Qt, Qs, and Ql. The high resistance load elements R+, Rt and the power supply voltage wiring 10 are formed, for example, from a second layer of polycrystalline silicon film. It is connected to a predetermined gate electrode and a semiconductor region through (.).
負荷素子Ｒ，，Ｒ，を覆うように半導体基板１上全面に
形成された、例えばシリコン酸化膜からなる絶縁膜を介
して、例えば−層目のアルミニウム膜から成るデータ線
ＤＬ、ＤＬが形成される。Data lines DL, DL made of, for example, a -th layer aluminum film are formed through an insulating film made of, for example, a silicon oxide film, which is formed over the entire surface of the semiconductor substrate 1 so as to cover the load elements R, , R,. Ru.
これらのデータ線ＤＬ、ＤＬは前記絶縁膜に設けられた
接続孔Ｃｓ 、Ｃｓを通じて前記ｎチャネルＭＩ Ｓ
Ｆ ＥＴＱｔ 、Ｑｔのドレイン領域９に接続され
ている。このデータ線ＤＬ 、ＤＬ上には層間絶縁膜（
図示しない）を介在させて電源配線５ａ（Ｖｃｃ）、５
ｂ（ＶＥＥ）、ワード線補強用配線６がデータ線と直交
する方向に延在している。前記電源配線５ ａ （Ｖ（
（） 、 ５ ｂ （ＶＥＥ）及びワード線補強用配線
６は例えば二層目のアルミニウム膜で形成される。These data lines DL, DL connect to the n-channel MIS through contact holes Cs, Cs provided in the insulating film.
F ETQt , connected to the drain region 9 of Qt. An interlayer insulating film (
power supply wiring 5a (Vcc), 5
b (VEE), the word line reinforcing wiring 6 extends in a direction perpendicular to the data line. The power supply wiring 5 a (V(
(), 5b (VEE) and the word line reinforcing wiring 6 are formed of, for example, a second layer of aluminum film.
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。The present invention has been specifically explained above based on examples, but
It goes without saying that the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit thereof.
例えば、電源配線３ａ、３ｂのうちの半導体チップ１の
長辺に平行な部分は必要に応じて取り除くことができる
。また、デコード方式を工夫してワード線ＷＬの補強用
配線６をチップ短辺方向の２個のメモリセル毎に一本ず
つ設けることに丁ればこの補強用配線６の本数を少なく
することができるので、その分だけ電源配線５ａ、５ｂ
の幅を大きくすることができる。さらに、本発明は、メ
モリセルアレイを有する各種の半導体集積回路装置に適
用することができる。For example, portions of the power supply wirings 3a and 3b that are parallel to the long sides of the semiconductor chip 1 can be removed as necessary. Furthermore, if the decoding method is devised and one reinforcing wiring 6 for the word line WL is provided for every two memory cells in the short side direction of the chip, the number of reinforcing wiring 6 can be reduced. Therefore, the power supply wiring 5a, 5b is
The width can be increased. Furthermore, the present invention can be applied to various semiconductor integrated circuit devices having memory cell arrays.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
すなわち、チップサイズを増大させることなく電源イン
ピーダンスの低減を図ることができる。That is, the power supply impedance can be reduced without increasing the chip size.
第１図は、本発明の一実施例によるスタチックＲＡＭの
全体構成を示す平面図であり、第２図は、第１図に示す
スタチックＲＡＭの要部を拡大して示す平面図、
第３図は、第１図に示すスタチックＲＡＭの高抵抗負荷
型メモリセルの等何回路を示す回路図である。
第４図は第１図に示すスタチックＲＡＭのメモリセルア
レーの要部を拡大して示す平面図である。
１・・・半導体チップ、２・・・外部端子（パッド）、
３ ａ Ｈ３ｂ Ｈ４ａ ｇ ４ ｂ ＊ ５ ａ ＋
５ ｂ ・・・電源配線、６・・・補強用配線、７・
・・フィールド絶縁膜、８，９・・・ｎ＋領領域１０・
・・電源電圧用配線、Ｍ−ＡＲＹ・・・メモリセルアレ
イ、ＸＤＣＲ・・・Ｘデコーダ、ＹＤＣＲ・・・Ｙデコ
ーダ、ＳＡ・・・センスアンプ、ＰＣ・・・周辺回路、
ＷＬ・・・ワード線、ＤＬ、ＤＬ・・・データ線。
代理人 弁理士 小 川 勝 男（″。
第
図
りし
Ｌ1 is a plan view showing the overall configuration of a static RAM according to an embodiment of the present invention, FIG. 2 is a plan view showing an enlarged main part of the static RAM shown in FIG. 1, and FIG. 2 is a circuit diagram showing a circuit of a high resistance load type memory cell of the static RAM shown in FIG. 1. FIG. FIG. 4 is a plan view showing an enlarged main part of the memory cell array of the static RAM shown in FIG. 1. 1... Semiconductor chip, 2... External terminal (pad),
3 a H3b H4a g 4 b * 5 a +
5 b...power supply wiring, 6...reinforcement wiring, 7.
...Field insulating film, 8, 9...n+ region 10.
...Wiring for power supply voltage, M-ARY...Memory cell array, XDCR...X decoder, YDCR...Y decoder, SA...Sense amplifier, PC...Peripheral circuit,
WL...word line, DL, DL...data line. Agent: Patent Attorney Katsuo Ogawa (″.
Claims (1)
長方形のメモリセルアレイを構成するメモリセルと 前記メモリセルアレイの長辺とその長辺が対応している
長方形の領域を、前記メモリセルと供に構成している前
記半導体チップ上に形成された周辺回路と 前記長方形の領域の外周に沿って延在する第１の電源配
線と 前記長方形の領域の向い合う短辺に沿って延在する第１
の電源配線を結ぶように、前記メモリアレイ上に前記メ
モリアレイ上に前記長方形の領域の長辺方向に複数、互
いに間隔をおいて設けられた第２の電源配線と前記第２
の電源配線より下層の導電層により形成される前記メモ
リセルに電源電位及び接地電位を供給する第３の電源配
線を有する半導体集積回路装置。 ２、前記第２電源配線は、二層目のアルミニウム膜から
形成されることを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。 ３、前記第２電源配線は、電源電位Ｖ＿Ｃ＿Ｃ供給用の
配線及び接地電位Ｖ＿Ｅ＿Ｅ供給用の配線から成ること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。 ４、前記メモリセルはデータ線とワード線の交差部に配
置されていることを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。 ５、前記メモリセルアレーの上にワード線補強用配線が
設けられていることを特徴とする特許請求の範囲第１項
記載の半導体集積回路装置。 ６、前記ワード線補強用配線は二層目のアルミニウム膜
から成ることを特徴とする特許請求の範囲第５項記載の
半導体集積回路装置。 ７、前記第１電源配線は、電源電位Ｖ＿Ｃ＿Ｃ供給用の
配線及び接地電位Ｖ＿Ｅ＿Ｅ供給用の配線から成ること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。 ８、前記第１電源配線と、前記第２電源配線とは互いに
接続されていることを特徴とする特許請求の範囲第７項
記載の半導体集積回路装置。 ９、前記メモリセルアレーを構成するメモリセルは高抵
抗負荷型メモリセルであることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。 １０、前記半導体集積回路装置はスタチックＲＡＭであ
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。 １１、前記スタチックＲＡＭはバイポーラ−ＣＭＯＳＬ
ＳＩによるスタチックＲＡＭであることを特徴とする特
許請求の範囲第１０項記載の半導体集積回路装置。 １２、前記半導体集積回路装置はダイナミックＲＡＭで
あることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。[Claims] 1. A semiconductor chip and a plurality of semiconductor chips formed on the semiconductor chip in the row and column directions,
A peripheral circuit formed on the semiconductor chip, which together with the memory cells constitutes a rectangular region whose long sides correspond to memory cells constituting a rectangular memory cell array and the long sides of the memory cell array. and a first power supply wiring extending along the outer periphery of the rectangular region; and a first power supply wiring extending along the opposite short sides of the rectangular region.
A plurality of second power supply wirings are provided on the memory array at intervals in the long side direction of the rectangular area so as to connect the power supply wirings of the second power supply wiring.
A semiconductor integrated circuit device having a third power supply wiring for supplying a power supply potential and a ground potential to the memory cell formed by a conductive layer below the power supply wiring. 2. The semiconductor integrated circuit device according to claim 1, wherein the second power supply wiring is formed from a second layer of aluminum film. 3. The semiconductor integrated circuit device according to claim 1, wherein the second power supply wiring comprises a wiring for supplying power supply potential V_C_C and a wiring for supplying ground potential V_E_E. 4. The semiconductor integrated circuit device according to claim 1, wherein the memory cell is arranged at an intersection of a data line and a word line. 5. The semiconductor integrated circuit device according to claim 1, wherein a word line reinforcing wiring is provided above the memory cell array. 6. The semiconductor integrated circuit device according to claim 5, wherein the word line reinforcing wiring is made of a second layer of aluminum film. 7. The semiconductor integrated circuit device according to claim 1, wherein the first power supply wiring comprises a wiring for supplying power supply potential V_C_C and a wiring for supplying ground potential V_E_E. 8. The semiconductor integrated circuit device according to claim 7, wherein the first power supply wiring and the second power supply wiring are connected to each other. 9. The semiconductor integrated circuit device according to claim 1, wherein the memory cells constituting the memory cell array are high resistance load type memory cells. 10. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is a static RAM. 11. The static RAM is bipolar-CMOSL
11. The semiconductor integrated circuit device according to claim 10, which is a static RAM based on SI. 12. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is a dynamic RAM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185648A JPH0236563A (en) | 1988-07-27 | 1988-07-27 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185648A JPH0236563A (en) | 1988-07-27 | 1988-07-27 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0236563A true JPH0236563A (en) | 1990-02-06 |
Family
ID=16174446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185648A Pending JPH0236563A (en) | 1988-07-27 | 1988-07-27 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0236563A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992006500A1 (en) * | 1990-10-05 | 1992-04-16 | Seiko Epson Corporation | Semiconductor device |
| US5225676A (en) * | 1991-05-21 | 1993-07-06 | Jeol Ltd. | Electrooptical viewing apparatus capable of switching depth of focus |
| KR100311035B1 (en) * | 1997-11-21 | 2002-02-28 | 윤종용 | Semiconductor memory device with efficiently disposed pads |
-
1988
- 1988-07-27 JP JP63185648A patent/JPH0236563A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992006500A1 (en) * | 1990-10-05 | 1992-04-16 | Seiko Epson Corporation | Semiconductor device |
| US5225676A (en) * | 1991-05-21 | 1993-07-06 | Jeol Ltd. | Electrooptical viewing apparatus capable of switching depth of focus |
| KR100311035B1 (en) * | 1997-11-21 | 2002-02-28 | 윤종용 | Semiconductor memory device with efficiently disposed pads |
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