JPH0233904A - 厚膜抵抗体トリミング用パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は低電圧の入力制御信号な厚膜抵抗体トリミング
用の高電圧信号に変換して出力する厚膜抵抗体トリミン
グ用パルス発生回路に関するものである。

［従来の技術］ 厚膜発熱抵抗体を複数個数設けたサーマルヘッドを製作
する場合においては、一般に、基板上に印刷、蒸着など
の方法によって複数個数の発熱抵抗体を電気的に互いに
絶縁した状態で一列状に形成し、個々の発熱抵抗体に一
対の電極を設けている。そして、個々の発熱抵抗体を選
択的に通電することによりサーマルヘッドとして機能す
るようにされている。

ところで、製造工程を考慮すると、このように構成され
るサーマルヘッドの複数個数の発熱抵抗体の抵抗値はど
うしても多少バラついてしまい、これを回避することは
困難である。このため、−・般には、多少のバラツキは
容認され、次工程であるトリミング工程で発熱抵抗体の
抵抗値を一定に揃えるようにしている。

このトリミングは、一般的に第５図に図示するように、
プローブ６を電極４に当接させて、発熱抵抗体２の抵抗
値を測定した後に、これら測定値に基づいて、数１０ボ
ルトから２００ボルトの電圧範囲で数μ秒単位のパルス
幅のパルス電圧を発熱抵抗体２に印加することで、発熱
抵抗体の抵抗値を調整するものである。

このようにしてバラついている発熱抵抗体２の抵抗値は
全て所定範囲内の一定値に揃えられることになる。

従来より、この各発熱抵抗体の抵抗値を所定範囲内に揃
える抵抗体のトリミング装置におけるトリミング用高圧
パルス発生回路としては第６図に示すような回路が用い
られていた。

第６図の回路への入力は通常のＴＴＬレベルのパルス信
号であり、該ＴＴＬレベルの入力パルス信号を抵抗とコ
ンデンサとの並列回路を介して入力トランジスタＴｒｌ
のベースに接続し、該入力タランジスタＴｒｉによりレ
ベル変換を行ない、該入力トランジスタＴｒｉ出力は更
に抵抗とコンデンサとの並列回路を介して出力トランジ
スタＴｒ２のベースに入力され、入力パルス信号に同期
したスイッチングが行なわれる。そして該出力トランジ
スタのコレクタ側にはプローブ６、電極４を介してトリ
ミングすべき発熱抵抗体の一方に接続され、該発熱抵抗
体の他方には電極４、プローブ６を介して高圧電源（例
えば１５０Ｖ）に接続されている。他方、出力トランジ
スタＴｒ２のエミッタ側は接地レベルであり、該出力ト
ランジスタＴｒ２のスイッチングに従って発熱抵抗体に
高圧パルス信号が印加されろ構成となっている。

［発明が解決しようとする課題］ しかし、従来のトリミング用高圧パルス発生回路は、バ
イポーラトランジスタを用いた回路構成であり、バイポ
ーラトランジスタの特性上スイッチング速度に限界があ
り、高圧かつ高速でのスイッチングが要求される（例え
ば電圧１５０ｖ、パルス幅１ｏＬＬＳ程度のスイッチン
グが要求される）トリミング装置に用いた場合には、入
力パルス幅と比しトリミング用の出力パルス幅が狭くな
り、また、パルス波形もなまってしまっていた。

このため、トリミング強度が弱まり、正確なトリミング
を行なうためにはパルス幅、パルス電圧等に対応した複
雑な制御が必要であり、非常に面倒なものであった。

［課題を解決するための手段］ 本発明は上述の課題を解決することを目的として成され
たもので、上述の課題を解決する一手段として以下の構
成を備える。

即ち、低電圧の入力制御信号を厚膜抵抗体トリミング用
の高電圧信号に変換して出力する厚膜抵抗体トリミング
用パルス発生回路であって、入力制御信号を受取る入力
用ＦＥＴｔ−ランジスタと、該入力用ＦＥＴトランジス
タよりの出力信号を抵抗を介して第１の振幅電圧の信号
に変換する変換ＦＥＴトランジスタのゲートに接続し、
該変換ＦＥＴトランジスタよりの変換出力信号を抵抗な
介して高電圧のトリミング用パルス信号に変換して出力
する出力ＦＥＴトランジスタのゲートに接続し、トリミ
ング用の厚膜抵抗体を高電圧電源と出力用ＦＥＴトラン
ジスタのドレイン間に接続する。

［作用］ 以上の構成において、ＦＥＴトランジスタによりパルス
発生回路を形成したため、高速度でのスイッチングが可
能となり、トリミング強度の低下を有効に防ぐことがで
きる。

［実施例］ 以下、本発明に係る一実施例を図面を参照して説明する
。

第１図は本発明に係る一実施例のパルス電圧印加装置に
おける厚膜抵抗体トリミング用パルス発生回路の回路図
である。

本実施例回路における発熱抵抗体ＲＨは第５図に示すト
リミングすべき発熱抵抗体２であり、プローブ６、電極
４、接続ケーブル９を介して後述するセレクタに接続さ
れ、該セレクタを介して第１図に示す駆動電源（非駆動
時ＯＶ−駆動時１５０Ｖ）及び出力用トランジスタＴｒ
３のドレイン端子に接続されている。なお、セレクタは
、発熱抵抗体Ｒ８を、本実施例パルス発生回路又は後述
する抵抗値測定回路のいずれかに選択接続するためのも
のである。第１図では該セレクタ、電極間は省略して直
接接続した状態として示している。

第１図に示す本実施例回路においては、従来のバイポー
ラトランジスタに変え、ＦＥＴトランジスタを用いて、
スイッチング速度の向上を図っている。本実施例に入力
される制御入力パルス信号は、通常のＴＴＬタイプのＩ
Ｃよりの出力信号レベル（ＯＶ−５Ｖ）で制御可能に構
成され、入力抵抗Ｒ０を介して入力用ＦＥＴトランジス
タＴｒｌのゲート端子に入力される。該入力用トランジ
スタＴｒｌのソース端子は接地レベルに、ドレイン端子
はプルアップ抵抗ＲＬＩを介して＋５ｖ電源に接続され
ている。

このトランジスタは、例えば［２ＳＫ６７９］で構成す
ることが望ましい。

入力用トランジスタＴｒｌのドレイン端子は抵抗Ｒ＋を
介して変換用トランジスタＴｒ２のゲート端子に接続さ
れ、該変換用ＦＥＴトランジスタＴｒ２のソース端子は
接地レベルに、ドレイン端子はプルアップ抵抗ＲＬ２を
介して＋１２Ｖ電源に接続されている。

このトランジスタは、例えば［２ＳＫ６７９］で構成す
ることが望ましい。

変換用トランジスタＴｒ２のドレイン端子は抵抗Ｒ２を
介して出力用ＦＥＴトランジスタＴｒ３のゲート端子に
接続され、また、該ゲート端子は抵抗Ｒ３を介して一５
■に接続され、変換用トランジスタＴｒ２がオフの時に
出力用ＦＥＴｈランジスタＴｒ３のゲートな“＋”電位
に、変換用トランジスタＴｒ２がオンの時に出力用ＦＥ
ＴトランジスタＴｒ３のゲートを“−”電位に制御する
よう各抵抗値を設定し、出力用トランジスタＴｒ３のス
イッチング速度を向上させている。

また、出力用ＦＥＴトランジスタＴｒ３のソース端子は
接地レベルに接続されており、ドレイン端子は上述の如
く発熱抵抗体Ｒ□の一方端子に接続され、該発熱抵抗体
ＲＨの他方端子は、駆動電源に接続されている。

このトランジスタは、例えば［２３に８００］で構成す
ることが望ましい。

以上の回路より成るパルス発生回路を制御するトリミン
グ装置を、該装置のブロック図を示す第２図を参照して
以下に説明する。

第２図において、主制御装置１ｏにはパソコンに代表さ
れるＣＰＵ、ＲＯＭ％ＲＡＭ等を備えたコンピュータ装
置が用いられ、ＲＯＭ中、又は外部記憶装置１１に格納
されたプログラムに従い、本実施例全体の制御を司どっ
ている。また、主制御装置１０にはフロッピードライブ
（Ｆ／Ｄ）装置等の外部記憶装置１１として接続されて
いる。

主制御装置１ｏは発熱抵抗体２の抵抗値やトリミング値
を、内蔵するＲＡＭ内に一時記憶、又は外部記憶装置１
１中に記憶させることが可能であり、工程管理、出荷検
査用など必要に応じて記憶した抵抗値の読み出しが可能
である。

駆動回路１２は、主制御装置１０からの制御によりｘＹ
ｚテーブル５０をＸ、Ｙ、Ｚ方向の３方向の任意の位置
に位置決め駆動する。このＸＹＺテーブル５０には、Ｘ
ＹＺステージ５が搭載されており、ＸＹＺステージ５の
２軸移動機構上には例えばアルミニウム製のプローブ固
定治具５Ｃが配設され、該プローブ固定治具５Ｃ上に配
設された絶縁体７を介してサーマルヘッドｌの電極に接
触するように設けられるプローブ６を固定し、該プロー
ブ６をＺ軸方向、即ち上下方向へ移動可能にしている。

そして、このプローブ６はケーブル９を介して切換手段
であるセレクタ１７に接続されるが、このセレクタ１７
は図中破線図示の矢印で示されるように本実施例のパル
ス発生回路を内蔵するパルス電圧印加装置１３に接続さ
れる状態と、実線図示の矢印で示されるように抵抗測定
器１６に接続される状態とに切換動作する。

この抵抗測定器１６としては、デジタルマルチメータ（
Ｄ、Ｍ、Ｍ）が使用されており、ここで測定された抵抗
値データはインターフェイスケーブルを介して主制御装
置１０で直接読み込むことができる。

一方、高圧電源装置１５はパルス電圧印加装置１３に数
１０ボルトから２００ボルトの電圧範囲で設定された電
圧を供給するために備えられており、この電圧の設定は
主制御装置１０から送り出されインターフェース回路１
４　（Ｉ／Ｆ）を介して送られる電圧設定信号に基づい
て行なわれる。

ここで、上述の装置、機器は夫々が共通に接地されてお
り、各装置間の電位差が発生しないようにされている。

以上の構成より成るトリミング装置による発熱抵抗体ト
リミング制御を、第３図のフローチャート、及びサーマ
ルヘッド１をｘＹＺステージ５上に載置した様子を示し
た断面側面図である上述した第５図も参照して以下説明
する。

第５図において、サーマルヘッド１はＸＹＺステージ５
を構成するＸＹ軸駆動機構５Ａ上に形成された凹部５Ｂ
内に載置されている。また、ＸＹ２ステージ５の２軸移
動機構に固定されたプローブ固定治具５Ｃ上に絶縁体７
を介して設けられたプローブ６は、２軸移動機構により
図中矢印２で示された方向、即ち上下方向に移動制御さ
れ、サーマルヘッド１の電極４への当接と離間動作を繰
り返し行なえるように位置決め制御される。

この当接と離間動作のストロークは１ｍｍ程度で十分で
あり、サーマルヘッド１の電極４の表面からプローブ６
の先端部分が確実に離間すれば十分である。

以上説明したように構成される抵抗体トリミング装置の
動作について、第３図に示したフローチャート図に基づ
いて以下説明する。

まずステップＳ１でサーマルヘッド１がＸＹＺステージ
５上の凹部５Ｂの所定位置に、例えば自動部品供給装置
（マニプレータ、チップマウンタ）等から自動載置され
る。この時、プローブ６降下位置には最初にトリミング
すべき発熱抵抗体が位置している。発熱抵抗体初期位置
がプローブ６下部位置にない場合には、ここでＸＹＺテ
ーブル５０を駆動しての位置決め制御を行なう。

次にステップＳ２．Ｓ３で、不図示の内蔵リレーの作用
で、プローブ６をパルス電圧印加装置１３又は抵抗測定
器１６のいずれかに切換接続する手段であるセレクタ１
７を制御してプローブ６を抵抗測定器１６側に接続する
と共に、プローブ６を下降させてプローブ６の先端部分
がサーマルヘッドｌの電極４に接触する状態に制御する
。そして、ステップＳ４に進み、抵抗測定器１６により
サーマルヘッドに配設された発熱抵抗体２の夫々の抵抗
値を測定し、ステップＳ５でこの測定抵抗値を主制御装
置ｌｏ中のＲＡＭ又は外部記憶装置１１に一時記憶させ
る。

次のステップＳ６で、これら−時記憶された測定抵抗値
に基ついてトリミングずべき抵抗値を決定し、係る補正
抵抗値に対応した、数１０ボルトから２００ボルトの電
圧範囲で数μ秒単位のパルス幅のパルス電圧の設定が行
なわれる。

そして、ステップＳ７に進みＸＹＺステージ５のＺ軸移
動機構を駆動してサーマルヘッド１の電極４の表面から
プローブ６の先端部分が離間された状態にし、その状態
を保持する。続くステップＳ８でセレクタ１７を制御し
、今度はプローブ６がパルス電圧印加装置１３へ接続さ
れた状態とする。次のステップＳ９でＸＹＺステージ５
の２軸移動機構を駆動してプローブ６を下降させ、プロ
ーブ６の先端部分が再びサーマルヘッド１の電極４へ当
接する状態に位置決め制御する。

そして、ステップＳＩＯで上述のステップＳ６で設定さ
れたパルス電圧に従ったパルス信号がパルス電圧印加装
置１３からプローブ６、電極２等を介して発熱抵抗体２
へ印加され、所定抵抗値への調整のためのトリミングが
行なわれる。

このような一連の動作を高速で自動処理することでサー
マルヘッド１の自動トリミングが行なわれ、サーマルヘ
ッド１の各発熱抵抗体２の抵抗値を全て同一の抵抗値と
することができる。

本実施例におけるＦＥＴトランジスタを用いたパルス発
生回路によるトリミング特性を、バイポーラトランジス
タを用いた第６図に示すパルス発生回路によるトリミン
グ特性と比較するため、パルス幅を４μｓ、電流値をフ
リーとした場合の両回路によるトリミング特性を第４図
に示す。

尚、上述の例では抵抗体として発熱抵抗体を備えるサー
マルヘッドについてのみ説明したが、トリミングされる
抵抗体を有する電子部品には全て適用可能である。

以上説明した様に本実施例によれば、トリミング用パル
ス発生回路として、入力用トランジスタとして４Ｖ駆動
のＦＥＴトランジスタを用い、出力用のトランジスタと
して高圧高速スイッチング用のＦＥＴトランジスタを用
いることにより、ＴＴＬレベルでの入力制御パルス信号
に対応して略入カパルス幅と等しいきれいな波形の高圧
パルス信号が出力できる。このため、高電圧のパルスを
出力しても、トリミング率が低下することがない、トリ
ミング制御の容易な装置を提供できる。

［発明の効果コ 以上説明した様に本発明によれば、トリミング用パルス
発生回路として、ＦＥＴトランジスタを用いることによ
り、略入カパルス幅と等しいきれいな波形の高圧パルス
信号が出力できる。このため、高電圧のパルスを出力し
ても、トリミング率が低下することがない、トリミング
制御の容易な装置を提供できる。

【図面の簡単な説明】

第１図は本発明に係る一実施例のトリミング用パルス発
生回路の回路図、 第２図は本実施例の抵抗体トリミング装置のブロック構
成図、 第３図は本実施例の抵抗体トリミング工程を示すフロー
チャート、 第４図は本実施例におけるトリミング特性を示す図、 第５図はトリミング装置におけるサーマルヘッドなＸＹ
Ｚステージ上に載置した様子を示した断面側面図、 第６図は従来のトリミング用パルス発生回路の回路図で
ある。 プローブ、７・・・絶縁体、９・・・接続ケーブル、１
０・・・主制御装置、１１・・・外部記憶装置、１２・
・・駆動回路、１３・・・パルス電圧印加装置、１４・
・・イン−ターフェイス回路、１５・・・高圧電源装置
、１６・・・抵抗測定器、１７・・・セレクタ、５０・
・・ＸＹＺテーブル、Ｔｒｉ〜Ｔｒ３・・・ＦＥＴトラ
ンジスタである。 特許出願人　　株式会社　コバル 図中、１・・・サーマルヘッド、２・・・発熱抵抗体、
４・・・電極、５・・・ＸＹＺテーブル、５Ａ・・・Ｘ
Ｙ軸駆動機構、５Ｂ・・・凹部、５Ｃ・・・２軸駆動機
構、６・・・第 図 第６図 第 図

Claims (1)

【特許請求の範囲】
1. 　低電圧の入力制御信号を厚膜抵抗体トリミング用の高
   電圧信号に変換して出力する厚膜抵抗体トリミング用パ
   ルス発生回路であつて、前記入力制御信号を受取る入力
   用ＦＥＴトランジスタと、該入力用ＦＥＴトランジスタ
   よりの出力信号を抵抗を介して第１の振幅電圧の信号に
   変換する変換ＦＥＴトランジスタのゲートに接続し、該
   変換ＦＥＴトランジスタよりの変換出力信号を抵抗を介
   して高電圧のトリミング用パルス信号に変換して出力す
   る出力ＦＥＴトランジスタのゲートに接続し、トリミン
   グ用の厚膜抵抗体を高電圧電源と出力用ＦＥＴトランジ
   スタのドレイン間に接続することを特徴とする厚膜抵抗
   体トリミング用パルス発生回路。