JPH0230913Y2 - - Google Patents

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JPH0230913Y2
JPH0230913Y2 JP1983062785U JP6278583U JPH0230913Y2 JP H0230913 Y2 JPH0230913 Y2 JP H0230913Y2 JP 1983062785 U JP1983062785 U JP 1983062785U JP 6278583 U JP6278583 U JP 6278583U JP H0230913 Y2 JPH0230913 Y2 JP H0230913Y2
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delay
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Description

【考案の詳細な説明】 〔考案の技術分野〕 本考案は超高速の遅延線装置に係り、特に、目
的とする遅延時間を高い精度で得ることの可能な
遅延線装置の改良に関する。
[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to an ultrahigh-speed delay line device, and particularly to an improvement in a delay line device that can obtain a desired delay time with high accuracy.

〔従来技術とその問題点〕[Prior art and its problems]

従来、この種の遅延線装置は、導体を単層ソレ
ノイド状にスペース巻きしてインダクタンス素子
を形成し、このインダクタンス素子における各タ
ーン毎にアースとの間にコンデンサを接続し、こ
れらインダクタンス素子およびコンデンサを入出
力端子の植設されたケースに収納するとともに、
そのインダクタンス素子の端部を入出力端子に接
続して構成されている。
Conventionally, this type of delay line device has a conductor space-wound in a single layer solenoid shape to form an inductance element, a capacitor connected between each turn of this inductance element and the ground, and these inductance elements and capacitors In addition to storing it in a case with input and output terminals,
The end of the inductance element is connected to an input/output terminal.

このような遅延線装置にあつては、1区間分の
遅延時間tdを区間数倍した遅延時間と、入出力端
子やこれら入出力端子とインダクタンス素子を接
続するリード線のインダクタンスおよび浮遊容量
による遅延時間を加えたものが全体の遅延時間と
なる。
In the case of such a delay line device, the delay time is the delay time td for one section multiplied by the number of sections, and the delay due to the inductance and stray capacitance of the input/output terminals and the lead wires connecting these input/output terminals and the inductance element. The total delay time is the total delay time.

そして、所望の遅延時間を得るためには、目的
の遅延時間より多少大きな遅延時間となるように
区間数を選び、その後区間数を減らして目的の遅
延時間に近づけることが行われている。
In order to obtain a desired delay time, the number of sections is selected so that the delay time is somewhat larger than the target delay time, and then the number of sections is reduced to get closer to the target delay time.

しかし、このように構成された従来の遅延線装
置は、区間数を減らして遅延時間を減少させた場
合、全体の遅延時間が1区間分の遅延時間tdづつ
変化するので、目的とする遅延時間との間に大き
な誤差が生じ易く、その誤差も最大±td/2程度
になる欠点がある。
However, in the conventional delay line device configured in this way, when the delay time is reduced by reducing the number of sections, the total delay time changes by the delay time td of one section, so the target delay time is There is a drawback that a large error is likely to occur between the two, and the error is about ±td/2 at maximum.

〔考案の目的〕[Purpose of invention]

本考案はこのような従来の欠点を解決するため
になされたもので、目的とする遅延時間を極めて
高い精度で簡単に得ることが可能であり、構成も
簡単な小型の遅延線装置の提供を目的とする。
The present invention was made in order to solve these conventional drawbacks, and aims to provide a compact delay line device that can easily obtain the desired delay time with extremely high accuracy and has a simple configuration. purpose.

〔考案の構成と効果〕[Structure and effect of the idea]

この目的を達成するために本考案は、固定した
主たる遅延時間を有する遅延線に、導線路の線路
長に応じた遅延時間であつてその遅延線の遅延時
間よりも小さな遅延時間を有する微調用の遅延線
路を縦続接続するとともに、その遅延線路におい
て前記遅延線との接続点までの信号通過長を変化
可能に構成したものである。
In order to achieve this purpose, the present invention provides a delay line with a fixed main delay time, and a delay time with a delay time that is smaller than the delay time of the delay line and that is smaller than the delay time of the delay line. delay lines are connected in cascade, and the signal passing length of the delay line to the connection point with the delay line can be changed.

このような構成によれば、遅延線路における接
続点片と信号の入出力点間の信号の通過長を変化
可能に構成したので、たとえ遅延線が1区間の遅
延時間tdづつしか変化できなくても、遅延線路に
よつて連続的に遅延時間を変化可能になり、目的
とする遅延時間を高い精度で得ることができる。
According to this configuration, since the signal passing length between the connection point piece in the delay line and the signal input/output point can be changed, even if the delay line can only change by the delay time td of one section. The delay line allows the delay time to be changed continuously, making it possible to obtain the desired delay time with high accuracy.

しかも、遅延線路によつて連続的に遅延時間を
変化する手段としては、遅延線路との接続点を変
化させたり、遅延線路を部分的に短絡させること
によつて容易に達成できるので、調整も簡単であ
る。
Moreover, since the means for continuously changing the delay time using a delay line can be easily achieved by changing the connection point with the delay line or partially short-circuiting the delay line, adjustment is also possible. It's easy.

〔考案の実施例〕[Example of idea]

以下本考案の詳細を説明する。 The details of the present invention will be explained below.

第1図は本考案の遅延線装置に係る一実施例を
示す要部斜視図である。
FIG. 1 is a perspective view of essential parts showing an embodiment of the delay line device of the present invention.

図において、アース電極を兼ねた基板1の端部
からアース端子2が一体的かつ折れ曲がるように
垂下しており、この基板1の主面にはコンデンサ
3が接続されている。
In the figure, a ground terminal 2 hangs integrally and bent from the end of a substrate 1 which also serves as a ground electrode, and a capacitor 3 is connected to the main surface of this substrate 1.

このコンデンサ3は、誘電体板4の一主面にア
ース電極5を形成するとともに対向する主面に所
定のピツチで複数の容量電極6を形成してなり、
アース電極5が基板1に当接するようにして半田
付け接続されている。
This capacitor 3 has a ground electrode 5 formed on one main surface of a dielectric plate 4, and a plurality of capacitance electrodes 6 formed at a predetermined pitch on the opposite main surface.
A ground electrode 5 is connected to the substrate 1 by soldering so as to be in contact with the substrate 1.

コンデンサ3の容量電極6には、インダクタン
ス素子7が半田付けされている。このインダクタ
ンス素子7は、セラミツク材料からなり偏平で細
長いボビン8の外周面に、導体9を単層ソレノイ
ド状に所定のピツチでスペース巻きして形成され
てなり、長手方向に延びる幅の狭いボビン8端面
における導体9をコンデンサ3の容量電極6に半
田付け接続して支持されている。従つて、導体9
のピツチは容量電極6のピツチと同ピツチとなつ
ている。
An inductance element 7 is soldered to the capacitive electrode 6 of the capacitor 3. The inductance element 7 is formed by winding a conductor 9 in a single-layer solenoid shape at a predetermined pitch on the outer peripheral surface of a flat and elongated bobbin 8 made of a ceramic material, and has a narrow bobbin 8 extending in the longitudinal direction. The conductor 9 on the end face is connected to the capacitor electrode 6 of the capacitor 3 by soldering and supported. Therefore, conductor 9
The pitch is the same as that of the capacitive electrode 6.

このインダクタンス素子7の導体9は、導体9
をボビン8へ単層ソレノイド状に巻く手法や、外
周面に導電膜の形成されたボビンからフオトエツ
チグ等従来公知の手法で形成される。
The conductor 9 of this inductance element 7 is
It is formed by a conventionally known method such as winding it around the bobbin 8 in the form of a single-layer solenoid, or photo etching a bobbin having a conductive film formed on its outer peripheral surface.

そして、このインダクタンス素子7における1
ターン毎に導体9と基板1との間に容量コンデン
サ3の接続された集中定数型の主たる遅延線10
が構成されている。
1 in this inductance element 7
A main delay line 10 of lumped constant type with a capacitor 3 connected between the conductor 9 and the substrate 1 for each turn.
is configured.

基板1の主面には、遅延線10に沿つて遅延線
路としてのマイクロストリツプ線路11が取りつ
けられている。
A microstrip line 11 as a delay line is attached to the main surface of the substrate 1 along the delay line 10.

このマイクロストリツプ線路11は、偏平で細
長い誘電体板12の一方の主面にアース電極13
を形成するとともに対向する主面にマイクロスト
リツプ導線14を形成して構成されており、マイ
クロストリツプ導線14の一端には入出力点とし
ての接続電極15が形成されている。
This microstrip line 11 has a ground electrode 13 on one main surface of a flat and elongated dielectric plate 12.
, and a microstrip conductive wire 14 is formed on the opposing main surfaces, and a connection electrode 15 as an input/output point is formed at one end of the microstrip conductor 14.

なお、誘電体板12における接続電極15に対
向する面にはアース電極13が形成されておら
ず、この接続電極15にはアース端子2と同じよ
うな入力端子16が接続され、折り曲げられて垂
下している。
Note that the ground electrode 13 is not formed on the surface of the dielectric plate 12 that faces the connection electrode 15, and an input terminal 16 similar to the ground terminal 2 is connected to this connection electrode 15, which is bent and hangs down. are doing.

遅延線10におけるコンデンサ3の容量電極6
の1つ(図中左端)から接続片17が延び、マイ
クロストリツプ線路11におけるマイクロストリ
ツプ導線14に半田付け接続されている。
Capacitive electrode 6 of capacitor 3 in delay line 10
A connecting piece 17 extends from one of the microstrip lines (the left end in the figure) and is connected to the microstrip conductive wire 14 of the microstrip line 11 by soldering.

接続片17は、この長さを適当に選択すること
により、マイクロストリツプ線路11におけるマ
イクロストリツプ導線14の任意の個所に接続可
能となつている。
By appropriately selecting the length of the connecting piece 17, it can be connected to any location of the microstrip conducting wire 14 on the microstrip line 11.

なお第4図は第1図に示す遅延線装置の等価回
路図である。
Note that FIG. 4 is an equivalent circuit diagram of the delay line device shown in FIG. 1.

このように構成された本考案の遅延線装置は、
入力端子16とアース端子2間に信号が加えられ
ると、信号がマイクロストリツプ線路11の接続
電極15からマイクロストリツプ導線14を通
り、接続片17とマイクロストリツプ導線14と
の接続点から接続片17を経て遅延線10に加え
られ、遅延線10において1区間の遅延時間tdを
区間数倍した遅延時間を伴つて出力される。
The delay line device of the present invention configured in this way is
When a signal is applied between the input terminal 16 and the ground terminal 2, the signal passes from the connection electrode 15 of the microstrip line 11 to the microstrip conductor 14, and the connection between the connecting piece 17 and the microstrip conductor 14 is established. The signal is applied from the point to the delay line 10 via the connection piece 17, and is output from the delay line 10 with a delay time equal to the delay time td of one section multiplied by the number of sections.

この場合、入力信号は、マイクロストリツプ線
路11において、接続電極15からマイクロスト
リツプ導線14と接続片17との接続点までの信
号の通過長に応じた遅延時間を伴つて遅延線10
に加えられる。
In this case, the input signal passes through the delay line 11 in the microstrip line 11 with a delay time corresponding to the signal passage length from the connection electrode 15 to the connection point between the microstrip conductor 14 and the connection piece 17.
added to.

そのため、遅延線10において1区間分の遅延
時間tdづつしか遅延時間の調節ができなくても、
マイクロストリツプ線路11におけるマイクロス
トリツプ導線14と接続片17との接続点の半田
を溶かして半田付け箇所を移動させるならば、マ
イクロストリツプ線路11における遅延時間を連
続的に調整することが可能となり、微調整が簡単
となるうえ、目的の遅延時間を高い精度で得るこ
とができる。
Therefore, even if the delay time can only be adjusted by the delay time td for one section in the delay line 10,
If the solder at the connection point between the microstrip conductive wire 14 and the connection piece 17 on the microstrip line 11 is melted and the soldered point is moved, the delay time on the microstrip line 11 can be adjusted continuously. This makes it possible to make fine adjustments easily and to obtain the desired delay time with high accuracy.

なお、第1図の実施例において、マイクロスト
リツプ線路11におけるマイクロストリツプ導線
14と接続片17との接続点が設定された後は、
第1図中線Aで示す部分から先を切断することに
より、ミスマツチングが生ずるのを防ぐことがで
きる。もつとも、多少のミスマンチングが問題と
ならない場合には必ずしも切断する必要はない。
In the embodiment shown in FIG. 1, after the connection point between the microstrip conductor 14 and the connection piece 17 in the microstrip line 11 is set,
Mismatching can be prevented by cutting from the part indicated by line A in FIG. 1. However, it is not necessarily necessary to cut it if some degree of mismunching is not a problem.

さらに、マイクロストリツプ線路11における
マイクロストリツプ導線14は、直線的に形成す
る必要はなく、第2図a,bに示すように、ジグ
ザグ状もしくは折れ曲げるように形成することも
可能である。このようにジグザグ状もしくは折れ
曲げるように形成すれば、マイクロストリツプ導
線14の長さを長くすることができるので、遅延
時間の調整範囲を拡大することができる。
Furthermore, the microstrip conducting wire 14 in the microstrip line 11 does not have to be formed in a straight line, but can also be formed in a zigzag shape or in a bent manner, as shown in FIGS. 2a and 2b. be. If the microstrip conductive wire 14 is formed in a zigzag or bent manner as described above, the length of the microstrip conductor 14 can be increased, so that the adjustment range of the delay time can be expanded.

第3図は本考案の遅延線装置の他の実施例を示
す要部斜視図である。
FIG. 3 is a perspective view of essential parts showing another embodiment of the delay line device of the present invention.

この実施例は、マイクロストリツプ線路11と
して、誘電体板12に形成するマイクロストリツ
プ導線18が折り返すように形成されてなり、マ
イクロストリツプ導線18の先端と遅延線10と
を接続するとともに、折り返したマイクロストリ
ツプ導線18を短絡片19で短絡させ、この短絡
片19をマイクロストリツプ導線18を短絡しな
がら移動可能に構成してなるものである。
In this embodiment, a microstrip conductor 18 formed on a dielectric plate 12 is formed as a microstrip line 11 so as to be folded back, and the tip of the microstrip conductor 18 and a delay line 10 are connected. At the same time, the folded microstrip conductive wire 18 is short-circuited by a short-circuiting piece 19, and this short-circuiting piece 19 is configured to be movable while short-circuiting the microstrip conductive wire 18.

このように、本考案にあつては、上述の第1図
の実施例のように接続片17とマイクロストリツ
プ導線14との接続点を変化させる場合に限ら
ず、遅延線10とマイクロストリツプ線路11と
の接続点を固定させておき、短絡片19を移動さ
せることにより、マイクロストリツプ線路11に
おける遅延時間を変化させることが可能である。
As described above, the present invention is not limited to changing the connection point between the connection piece 17 and the microstrip conductor 14 as in the embodiment shown in FIG. By keeping the connection point with the microstrip line 11 fixed and moving the shorting piece 19, it is possible to change the delay time in the microstrip line 11.

要は、遅延線路としてのマイクロストリツプ線
路11において、遅延線との接続点までの信号通
過長を変化可能に構成すれば、本考案の目的達成
が可能である。
In short, the object of the present invention can be achieved if the microstrip line 11 as a delay line is configured so that the signal passage length up to the connection point with the delay line can be changed.

なお、第3図に示す実施例においても、第2図
に示すようなジグザグ状もしくは折り曲げるよう
に形成することが可能であることは言うまでもな
いし、第3図中線Aで示す部分から先を切断する
ことにより、ミスマツチングが生ずるのを防ぐこ
ともできる。
It goes without saying that the embodiment shown in FIG. 3 can also be formed in a zigzag shape or bent as shown in FIG. By doing so, it is also possible to prevent mismatching from occurring.

さらに、本考案の実施に当たつては、遅延線1
0の入力側にマイクロストリツプ線路11の縦続
接続する場合に限らず、遅延線10の出力側にマ
イクロストリツプ線路11の縦続接続することも
可能であり、また、マイクロストリツプ線路11
にあつても遅延線10との接続が容易でかつ信号
の通過長の調整可能な遅延線路で構成することが
できる。
Furthermore, in implementing the present invention, the delay line 1
In addition to the case where the microstrip line 11 is connected in cascade to the input side of the delay line 10, it is also possible to connect the microstrip line 11 in cascade to the output side of the delay line 10. 11
Even in this case, the delay line can be configured with a delay line that can be easily connected to the delay line 10 and whose signal passage length can be adjusted.

遅延線10にあつても上述の実施例に限定され
るものではない。
The delay line 10 is not limited to the above embodiment.

以上説明したように本考案の遅延線装置は、固
定した主たる遅延時間を有する遅延線に、この遅
延線の遅延時間よりも小さな遅延時間を有する遅
延線路を継続的に接続し、この遅延線路における
接続点までの通過長を変化可能に構成したので、
目的とする遅延時間を高い精度で得ることができ
るし、調整および構成も簡単で、小型化される。
As explained above, in the delay line device of the present invention, a delay line having a fixed main delay time is continuously connected to a delay line having a delay time smaller than the delay time of this delay line. Since the passage length to the connection point is configured to be variable,
The desired delay time can be obtained with high accuracy, and the adjustment and configuration are simple and compact.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本考案の遅延線装置の一実施例を示す
要部斜視図、第2図は第1図に示す遅延線路の他
の実施例を示す概略図、第3図は本考案の他の実
施例を示す要部斜視図、第4図は第1図の等価回
路図である。 1……基板、2……アース端子、3……コンデ
ンサ、6……容量電極、7……インダクタンス素
子、8……ボビン、9導体、10……遅延線、1
1……遅延線路(マイクロストリツプ線路)、1
4,18……マイクロストリツプ導線、16……
入力端子、17……接続片、19……短絡部材
(短絡片)。
FIG. 1 is a perspective view of essential parts showing one embodiment of the delay line device of the present invention, FIG. 2 is a schematic diagram showing another embodiment of the delay line shown in FIG. 1, and FIG. FIG. 4 is an equivalent circuit diagram of FIG. 1. 1... Board, 2... Earth terminal, 3... Capacitor, 6... Capacitive electrode, 7... Inductance element, 8... Bobbin, 9 Conductor, 10... Delay line, 1
1...Delay line (microstrip line), 1
4, 18...Microstrip conductor, 16...
Input terminal, 17... Connection piece, 19... Short circuit member (short circuit piece).

Claims (1)

【実用新案登録請求の範囲】 (1) 固定した主たる遅延時間を有する遅延線と、 導線路の線路長に応じた遅延時間であつて前
記遅延線の遅延時間よりも小さな遅延時間を有
し前記遅延線に縦続接続された微調用の遅延線
路と、 を具備し、 前記遅延線路において前記遅延線との接続点
までの信号通過長が変化可能に構成されてなる
ことを特徴とする遅延線装置。 (2) 遅延線路との接続点が移動されることによつ
て信号の通過長が変化可能に構成されてなる実
用新案登録請求の範囲第1項記載の遅延線装
置。 (3) 遅延線路が折り返して形成され、この折り返
された遅延線路を短絡する短絡部材が移動され
ることによつて信号の通過長が変化可能に構成
されてなる実用新案登録請求の範囲第1項記載
の遅延線装置。
[Claims for Utility Model Registration] (1) A delay line having a fixed main delay time, and a delay time that is smaller than the delay time of the delay line and that is dependent on the length of the conductor line. A delay line device comprising: a delay line for fine adjustment connected in cascade to a delay line; and a signal passing length in the delay line up to a connection point with the delay line can be changed. . (2) The delay line device according to claim 1, which is configured so that the signal passage length can be changed by moving the connection point with the delay line. (3) Utility model registration claim 1, in which a delay line is formed by folding back, and the signal passing length can be changed by moving a short-circuiting member that short-circuits the folded delay line. Delay line device as described in section.
JP6278583U 1983-04-26 1983-04-26 delay line device Granted JPS59169121U (en)

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